针对嵌入式存储器优化的EEPROM存储器体系架构

摘要

本发明涉及针对嵌入式存储器优化的EEPROM存储器体系架构。本发明涉及一种电可擦除可编程存储器(MEM1)，包括用于存储每个具有N个比特位的字的数行存储单元(MC)，位线(BL)和字线(WL)，其中存储单元行包括用于存储集中可擦除字的第一组(G1)存储单元，和用于存储一个单独可擦除字的至少一个第二组(G2)存储单元。

说明书

技术领域

本发明涉及非易失性存储器体系架构。特别地，本发明涉及一种电可擦除可编程只读存储器(EEPROM)的体系架构。

背景技术

即使不施加功率，非易失性存储器(NVM)也允许存储数据。一般将常规的电可擦除可编程存储器分类为两类：一方面为EEPROM，另一方面为闪速-EEPROM或者“闪”存。

常规EEPROM的存储单元包括浮栅晶体管和选择晶体管。该选择晶体管具有连接到字线的控制栅极端、连接到位线的第一传导端以及连接到浮栅晶体管的第一传导端的第二传导端。浮栅晶体管具有连接到控制栅极线的控制栅极端。

常规闪存的存储单元仅包括浮栅晶体管，其具有连接到字线的控制栅极和连接到位线的第一传导端。

公知的是，EEPROM存储单元适合于实现字可擦除存储器。常规上，“字”包括一组N个存储单元，这些存储单元的浮栅晶体管连接到公共控制栅极线。所述控制栅极线链接到列锁存器，该列锁存器允许将擦除电压同时施加到字的浮栅晶体管的所有控制栅极端。属于存储器的其他字的存储单元使得它们的浮栅晶体管的控制栅极端受控于其他控制栅极线和列锁存器。

同样公知的是，闪存单元适合于实现页可擦除存储器，“页”包括行的所有存储单元，因为行的存储单元的控制栅极端相互连接并接收相同的擦除电压。

所以，通常在要求字可擦除性的应用中使用EEPROM，而通常在要求高密度但字可擦除性不是必要的应用中使用闪存。例如，EEPROM通常用于存储应用数据，而闪存用于存储代码(程序数据)。

EEPROM存储器和闪存之间的另一不同在于行内数据的布置。

EEPORM存储器一般包括其中数据是以对应于存储器的逻辑体系架构的方式存储的存储单元行。例如，假设：存储器的行被设计成存储M个字W₀-W_M-1，每一字包括N个比特位B₀-B_N-1，字W₀的比特位B₀-B_N-1存储在第一列C₀，字W₁的比特位B₀-B_N-1存储在第二列C₁，等等，以及字W_M-1的比特位B₀-B_N-1存储在存储器的最后一列C_M-1。

相反，在闪存的行中，通常将属于不同字的相同等级的所有比特位存储在相邻且属于相同列的存储单元中。例如，再次假设：行被设计用于存储M个字W₀-W_M-1，并且每一字包括N个比特位B₀-B_N-1，该行的字W₀-W_M-1的相同等级0的所有比特位B₀存储在第一列C₀，字W₀-W_M-1的相同等级1的所有比特位B₁存储在第二列C₁，等等，以及字W₀-W_M-1的相同等级N-1的所有比特位B_N-1存储在存储器的最后一列C_N-1。

总之，如果包括M个N比特位的字的行的存储器是EEPROM存储器，那么其可以包括N个位线和N个存储单元的M个列，以及如果包括M个N比特位的字的行的存储器是闪存，那么其可以包括M个位线和M个存储单元的N个列。

体系架构的这种差异对位线到提供用于读取存储单元的读出放大器的连接产生影响。不论使用哪一种类型的存储器体系架构，每一读出放大器一般专用于读取具有相同等级的比特位，并且读出放大器的数量与字中比特位的数量相同。

如果根据EEPROM体系架构实现具有每行M个字且每字N个比特位的存储器，那么第一读出放大器SA₀连接到第一列C₀的第一位线BL₀，连接到列C₁的第一位线BL₀等等，以及连接到最后一列C_M-1的第一位线BL₀。同样，第二读出放大器SA₁连接到列C₀的第二位线BL₁，连接到列C₁的第二位线BL₁等等，以及连接到最后一列C_M-1的第二位线BL₁等等。最后的读出放大器SA_N-1连接到列C₀的最后位线BL_N-1，连接到列C₁的最后位线BL_N-1等等，以及连接到最后一列C_M-1的最后位线BL_N+1。

如果根据闪存体系架构来实现这样的存储器，那么第一读出放大器SA₀连接到第一列C₀的M个相邻位线，第二读出放大器SA₁连接到第二列C₁的M个相邻位线，等等，以及第N个读出放大器SA_N-1连接到最后列C_N-1的M个相邻位线。

由于通过复用线路来实施读出放大器到位线的连接，因此，在EEPROM存储器中复用线路的长度一般大约等于存储器阵列的宽度，而在闪存中，其大约等于列的宽度。现在，复用线路越长，那么对应的寄生电容就越大，从而由于更长的预充电周期和电容值而导致更长的读取访问时间和更高的电消耗。

最后，由于在EEPROM存储器中，相同字的比特位被存储在与相邻位线相连接的存储单元中，并且被读出放大器同时读取，因此在读取操作期间，位线之间可能出现串扰。

因此，很显然，闪存体系架构和EEPROM体系架构具有可以概括如下的相应优点和缺点：

所谓的“嵌入式存储器”是嵌入包括另外部件的集成电路内的存储器。例如，用于芯片卡的集成电路可以包含微控制器，I/O电路和嵌入式存储器。在这样的嵌入式存储器应用中，一般希望嵌入式存储器能够用于存储程序数据和应用数据，以避免必须提供两种不同的存储器，一种用于存储程序数据，另外一种用于存储应用数据。为此原因，嵌入式存储器必须解决不同的矛盾的需求。例如，常规的嵌入式EEPROM便于存储数据，但是当读取数据的时候，由于复用线路的寄生电容，其提供普普通通的电消耗效率。

因此，可能希望提供一种针对嵌入式存储器应用优化的存储器体系架构。

发明内容

本发明的实施例涉及一种电可擦除可编程存储器，包括：被配置用以存储N比特位字的数行存储单元、位线和字线，其中存储单元包括：选择晶体管，具有连接到字线的控制端和连接到位线的传导端；和浮栅晶体管，具有用于接收擦除电压的控制栅极端，以及其中存储单元行包括：第一组存储单元，用于存储集中(collectively)可擦除字；和至少一个第二组存储单元，用于存储一个单独可擦除字。

根据实施例，第一组存储单元包括2^m个集中可擦除字，m是至少等于3的整数。

根据实施例，第一组的存储单元使得它们的浮栅晶体管的控制栅极端互连或电链接，以及第二组的存储单元使得它们的浮栅晶体管的控制栅极端互连或电链接，并且不与第一组的存储单元的浮栅端互连或电链接。

根据实施例，行中第一组的存储单元的浮栅晶体管的控制栅极端经由第一控制栅极晶体管链接到第一公共控制栅极线，以及行中第二组的存储单元的浮栅晶体管的控制栅极端经由第二控制栅极晶体管链接到第二公共控制栅极线。

根据实施例，电可擦除可编程存储器包括用于驱动存储器的字线的行解码器，行中第一组的存储单元的所有浮栅晶体管的控制栅极端连接到由行解码器驱动的第一公共控制栅极线，以及行中第二组的存储单元的所有浮栅晶体管的控制栅极端连接到与第一控制栅极线不同且由行解码器驱动的第二公共控制栅极线。

根据实施例，电可擦除可编程存储器包括行选择装置和擦除控制装置，其被配置成同时擦除选定行的第一组的存储单元而不擦除选定行的第二组的存储单元，或者同时擦除选定行的第二组的存储单元而不擦除选定行的第一组的存储单元。

根据实施例，电可擦除可编程存储器包括用于读取存储单元的读出放大器，并且存储行中不同字的相同等级的比特位的存储单元，不管它们属于哪一组，都经由相邻的位线而链接到相同的读出放大器。

根据实施例，存储单元行包括：第一组的相邻存储单元的子组、与第一组的存储单元的子组交替布置的第二组的存储单元，以及每一读出放大器链接到第一组的存储单元的一个子组的相邻存储单元以及链接到第二组的一个存储单元。

根据实施例，电可擦除可编程存储器包括：第一组的存储单元的每一子组的一个第一控制栅极晶体管，以及第二组的每一存储单元的一个第二控制栅极晶体管。

根据实施例，电可擦除可编程存储器包括：第一组的存储单元的每两个子组的一个第一控制栅极晶体管，以及第二组的每两个存储单元的一个第二控制栅极晶体管。

根据实施例，每一读出放大器经由字选择晶体管而链接到位线。

本发明的实施例也涉及半导体芯片上的集成电路，其包括根据本发明的电可擦除可编程存储器。

根据实施例，集成电路被配置成在第一组的存储单元中存储程序数据，以及在第二组的存储单元中存储应用数据。

本发明的实施例也涉及手持设备，其包括半导体芯片上的集成电路，该集成电路包括根据本发明的电可擦除可编程存储器。

附图说明

在随后的描述中结合以下附图但不限于以下附图，描述根据本发明的EEPROM存储器的实施例，附图中：

-图1示出了根据本发明的存储器的第一实施例；

-图2更详细地示出了图1的存储器的一部分；

-图3示出根据本发明的存储器的第二实施例；

-图4示出了根据本发明的存储器的第三实施例；以及

-图5示出了根据本发明的存储器的应用示例。

具体实施方式

图1，3，4分别示出了根据本发明的存储器的实施例MEM1、MEM2和MEM3。每一存储器MEM1、MEM2和MEM3都具有包括存储单元MC、位线BL和字线WL的存储器阵列。每一存储单元包括选择晶体管ST和浮栅晶体管FGT，在此它们为NMOS类型。每一存储单元的选择晶体管ST具有连接到位线BL的漏极端(D)、连接到字线WL的栅极端(G)、和连接到该存储单元的浮栅晶体管FGT的漏极端(D)的源极端(S)。每一浮栅晶体管具有连接到源极线SL的源极端(S)。

存储器MEM1和MEM3也包括控制栅极晶体管CGT。每一存储单元的浮栅晶体管具有连接到控制栅极晶体管CGT的源极端(S)的控制栅极端(G)。控制栅极晶体管CGT具有与其所连接到的存储单元的选择晶体管ST连接到相同的字线WL的控制栅极端(G)。

存储单元MC的擦除、编程和读取借助于行解码器RDEC1(MEM1、MEM3)或RDEC2(MEM2)、字解码器WDEC、编程锁存器PL、读出放大器SA和控制栅极锁存器CGLT(MEM1、MEM3)来实现。提供复用线路ML#(ML₀ML₁，…ML_N-1)以将每一读出放大器SA#的输入连接到对应的位线。可以提供包括缓冲器电路和电压发生器的控制电路CCT以控制这些不同的元件并且接收和执行擦除、编程或读取命令CMD，包括用于指示针对哪些存储单元执行所述命令的地址ADD，以及要被存储在存储器中的输入数据DTI。在实施例中，控制电路CCT接收伴随有地址和数据的写命令并且对相应的擦除和编程操作定序(sequence)。控制电路CCT也输出已经由读出放大器SA从存储器中读取的数据DTO。可以提供输入/输出端口IOP以从外部接收这样的命令、地址、输出数据DTI并且向外部提供输出数据DTO。

在图1，3，4所示的示例实施例中，存储器阵列具有L个字线WL₀-WL_L-1并因此包括L行存储单元，行包括连接到相同字线的所有存储单元。在此提供每一行以存储每一具有N个比特位B₀-B_N-1(例如8，16或32比特位)的M个字W₀-W_M-1。以下在表格1中描述了存储器阵列的逻辑体系架构。

表格1

行0(W_L0)  W₀  W₁...  W_M-2  W_M-1

行1(W_L1)  W₀  W₁...  W_M-2  W_M-1...行L-1(WL_L-1)  W₀  W₁...  W_M-2  W_M-1

由于每个字包括N个比特位，因此存储器MEM1、MEM2、MEM3包括N个读出放大器SA₀、SA₁、…SA_N-1。布置每一读出放大器以读取借助于行解码器RDEC1或RDEC2和字解码器WDEC选择的字中的比特位。更具体而言，布置读出放大器SA₀以读取选定字的比特位B₀、布置读出放大器SA₁以读取该选定字的比特位B₁等等，以及布置读出放大器SA_N-1以读取该选定字的比特位B_N-1。

根据本发明的第一方面，每一行包括：可同时擦除且不可单独擦除的M-X个字；以及可单独地且与行中其他字不同地擦除的X个字。为那目的，每一行包括用于存储集中可擦除字的比特位B₀-B_N-1的一个第一存储单元组G1，以及X个第二存储单元组G2。每一个第二组G2被提供以存储一个单独可擦除字的比特位B₀-B_N-1。因此，组G1包括N*(M-X)个存储单元，而组G2包括N*X个存储单元。

在图1，3，4所示的实施例中，每行中仅字W_M-1是单独可擦除的，使得X＝1。因此，提供组G1的存储单元以存储字W₀-W_M-2的比特位B₀-B_N-1并且提供组G2的存储单元以存储字W_M-1的比特位B₀-B_N-1。组G1包括N*(M-1)个存储单元并且组G2包括N个存储单元。

为了同时可擦除，组G1的所有存储单元使得它们的浮栅晶体管的控制栅极以在三个实施例MEM1、MEM2、MEM3中有所不同且下面更详细描述的方式链接在一起或者电互连。同样，组G2的所有存储单元使得它们的浮栅晶体管的控制栅极以在三个实施例MEM1、MEM2、MEM3中有所不同的方式链接在一起或者电互连。

组G1的存储单元形成页可擦除存储器的页的等效物，而组G2的存储单元形成字可擦除存储器的字的等效物。换句话说，就每行的字W₀-W_M-2而言，存储器MEM1、MEM2、MEM3可以被视为页可擦除存储器，而就每行的字W_M-1而言，存储器MEM1、MEM2、MEM3可以被视为字可擦除存储器。在一些实施例中，组G1包括至少8个字(M-1＝8)、16个字(M-1＝16)或更多，以致M-1能够被写成2^m的形式，其中m至少等于3。在这种实施例中，存储器MEM1、MEM2、MEM3可以被视为每页具有2^m个集中可擦除字并且每行中具有至少一个附加的单独可擦除字的页可擦除存储器。

根据本发明的第二方面，存储器MEM1、MEM2、MEM3的存储器阵列具有“闪存状(Flash-like)”结构，也就是说读出放大器SA与存储器阵列中相邻的位线BL相链接。本发明的该第二方面与本发明的第一方面一起实施，但是在其他实施例中可以独立于本发明的第一方面而实施。

很明显，在图1，3，4中，复用线路ML#长度减小，从而减小了寄生电容。在常规的EEPROM中，如以上所述，读出放大器与遍布整个存储器阵列布置的位线连接，以致于复用线路的长度基本上对应于存储器阵列的宽度。存储单元的这种布置的另一优势在于不同的读出放大器不会同时对相邻位线进行读取，从而减少了串扰。因此，体现本发明第二方面的存储器提供了快速的访问时间和低的读取功率消耗。

第一实施例

现在参考图1以及图2，更为详细地描述存储器MEM1，图2示出存储器MEM1的行的一部分。

如先前所指出的那样，存储器MEM1的行包括N*M个存储单元MC，其中N*(M-1)个属于组G1，N个属于组G2。为了实施闪存状结构，组G1被分成N个子组SG₀、SG₁、…SG_N-1，每一子组包括M-1个存储单元，并且与子组SG#交替地单独布置组G2的存储单元。

每一子组SG#与控制栅极晶体管CGT1相关联，以致于在行内提供N-1个控制栅极晶体管CGT1。在每一子组中，浮栅晶体管的控制栅极端(G)连接到与该子组关联的控制栅极晶体管CGT1的源极端(S)。为了允许同时擦除组G1的所有存储单元，所有控制栅极晶体管CGT1的漏极端(D)经由公共控制栅极线CGL1而连接到公共控制栅极锁存器CGLT1。

同样，组G2的每一存储单元与控制栅极晶体管CGT2相关联，以致于在行中提供N-1个控制栅极晶体管CGT2。对于组G2的每一存储单元，相关晶体管CGT2的源极端(S)连接到该存储单元的浮栅晶体管的控制栅极。为允许同时擦除组G2的所有存储单元，所有控制栅极晶体管CGT2的漏极端经由公共控制栅极线CGL2而连接到公共控制栅极锁存器CGLT2。

总之，每一行从左到右包括(参考图1)：连接到组G1的M-1个存储单元(子组SG₀)的控制栅极晶体管CGT1、连接到组G2的一个存储单元的控制栅极晶体管CGT2、连接到组G1的M-1个存储单元(子组SG₁)的控制栅极晶体管CGT1、连接到组G2的一个存储单元的控制栅极晶体管CGT2，等等。

存储单元的这种重复布置在存储器阵列中形成N列C₀-C_N-1。每一列C#包括经由字选择晶体管WST而链接到对应读出放大器SA#的M个位线。在每一行中，每列包括组G1的子组中的M-1个存储单元和组G2的一个存储单元。例如，列C₀包括链接到读出放大器SA₀的M个位线BL_0，0-BL_M-1.0(BL_W#，C#)，列C1包括链接到读出放大器SA₁的M个位线，等等，一直到列C_N-1，其M个位线链接到读出放大器SA_N-1。

使用属于相同列的存储单元以存储属于行中不同字W₀-W_M-1的相同等级的比特位。例如，如图2所示，行0中列C₀的存储单元MC_0，0，0、MC_0，1，0、到MC_0，M-2，0(MC_L#，W#，C#)(也就是连接到字线WL₀的存储单元)对可同时擦除的字W₀-W_M-2的比特位B₀进行存储，并且该列的最后存储单元MC_0，M-1，0存储单独可擦除的字W_M-1的比特位B₀。

由于列C#的不同位线对应于属于不同字的比特位，所以，通过字解码器WDEC提供的不同字选择信号WS₀-WS_M-1对将列C#的位线链接到对应读出放大器SA#的字选择晶体管WST进行驱动。

为了执行擦除、编程、或读取操作，通过控制电路CCT来控制行解码器RDEC1、字解码器WDEC、编程锁存器PL和读出放大器SA。控制电路CCT将发送给存储器的地址ADD的最高有效位MSB转发给行解码器RDEC1，将地址ADD的最低有效位LSB转发给字解码器WDEC，并且将要编程在存储器中的比特位(数据DTI)转发给编程锁存器PL。读出放大器将在存储器阵列中读取的字的比特位B₀-B_N-1(数据DTO)转发给控制电路CCT。

编程锁存器PL也接收字解码器WDEC提供的字选择信号WS₀-WS_M-1，以致于仅与控制电路CCT接收的字地址ADD相对应的编程锁存器暂时存储要编程在存储器阵列中的比特位。控制电路CCT也控制控制栅极锁存器CGLT1和CGLT2，并且向它们提供不同的电压。

擦除、编程和读取操作

以下表格2描述了在擦除、编程以及读取操作期间施加到存储器阵列的示例电压。

表格2

VBL是编程操作期间编程锁存器PL施加给选定位线的电压，或者是读取操作期间读出放大器SA施加给选定位线的电压。典型地，Vpp大约是10-15V，而Vcc大约是2-5V。在擦除操作期间，将位线设置为高阻抗(HZ)，因为编程锁存器PL和字选择晶体管WST处于非导通状态。

VWL是擦除、编程或读取操作期间由行解码器RDEC1施加给选定字线的电压。

VCG是由控制栅极锁存器CGLT1或CGLT2施加给选定行的组G1或G2的所有存储单元的控制栅极端的控制栅极电压。由于经由控制栅极晶体管CGT1或CGT2将VCG施加给存储单元，因此，仅与行解码器选定的字线相连接的存储单元接收电压VCG，因为仅该行的控制栅极晶体管CGT1或CGT2被电压VWL设置成处于导通状态。

最后，VSL是控制电路CCT施加给存储器阵列的所有存储单元的浮栅端的源极端的源极电压，或者至少施加给与地址ADD指定的选定行相对应的源极线的源极电压。

页擦除

现在将描述页擦除操作的示例，其中假设：电路CCT接收具有行地址(地址ADD的MSB)的第一类型页擦除命令，所述行地址指定了字线，例如WL₀(行0)。假设，该第一类型页擦除命令目的在于仅擦除组G1的存储单元。在这种情况下，执行以下步骤：

-电路CCT利用控制信号LT1激活控制栅极锁存器CGLT1，并且向控制栅极锁存器CGLT1和行解码器RDEC1提供擦除电压Vpp。控制栅极锁存器CGLT2保持去激活并且其输出设置为0或HZ。电路CCT也将存储器阵列的所有源极线或至少行0的源极线设置为0，以致于行0的浮栅晶体管的源极端被设置为0(VSL＝0)；

-控制栅极锁存器CGLT1将控制栅极电压VCG施加到控制栅极线CGL1上的Vpp，以致于每个行和列的所有控制栅极晶体管CGT1的漏极端接收电压Vpp；

-行解码器RDEC1解码地址ADD的MSB并且将电压Vpp施加到指定的字线，例如WL₀，以致于控制栅极晶体管CGT1被设置为导通状态并且将电压Vpp转发到与字线WL₀相连接的组G1的所有存储单元的浮栅晶体管的控制栅极端(VCG＝Vpp)。

结果，通过FowLer Nordheim隧穿效应从与字线WL₀相连接的组G1的浮栅晶体管的浮栅提取电荷，并且存储单元被擦除。组G2的存储单元没有被擦除，因为控制栅极锁存器CGLT2没有提供电压Vpp。

字擦除

如果电路CCT接收到带有字地址(整个地址ADD)的字擦除命令，那么对组G2的存储单元而不是组G1的存储单元执行相似的步骤。在该情况中，电路CCT利用控制信号LT2激活控制栅极锁存器CGLT2，向锁存器CGLT2和行解码器RDEC 1提供擦除电压Vpp，以及将存储器阵列的所有源极线设置为0或者至少将与地址ADD所指定的选定行对应的源极线设置为0。行解码器将电压Vpp施加到地址ADD所指定的字线，并且控制栅极锁存器CGLT2将电压Vpp施加到所有的控制栅极晶体管CGT2，以致于连接到选定字线的组G2的所有存储单元接收电压Vpp并且被擦除。

编程

当存储单元要被编程时，例如在行0中存储字，那么N个编程锁存器PL由字解码器WDEC激活并且锁存比特位B₀-B_N-1(输入数据DTI)。已经锁存了其逻辑值对应于存储单元的编程状态(按照惯例为0或1)的比特位的编程锁存器将电压Vpp(VBL＝Vpp)施加到与存储单元相连接的位线。从而，电压Vpp被施加到连接到该位线的所有选择晶体管ST的漏极端。行解码器RDEC1施加电压Vpp到字线WL₀，以致于所有的选择晶体管ST被设置为导通状态。因此，与被激活的位线相连的存储单元的浮栅晶体管接收电压Vpp。结果，通过FowlerNordheim隧穿效应，电荷被注入到这些浮栅晶体管的浮栅，并且存储单元被编程。

读取

为了对与诸如字线WL₀的字线相连的存储单元进行读取，无论它们属于组G1还是G2，控制栅极锁存器CGLT1和CGLT2同时施加读取电压Vread到控制栅极线CGL1和CGL2，并且行解码器施加电压VWL到选定的字线WL₀。因此，该行中的所有浮栅晶体管在它们的控制栅极上接收电压Vread。同时，读出放大器SA₀-SA_N-1通过由字解码器WDEC设置为导通状态的N个字选择晶体管WST将电压VBL施加到要读取的存储单元连接到的位线。

整页擦除

除了用于组G2的存储单元的字擦除命令和用于组G1的存储单元的第一类型页擦除命令之外，可以提供第二类型的页擦除命令，目的在于擦除行内的组G1和G2的所有存储单元。这种命令的执行需要同时激活控制栅极锁存器CGLT1、CGLT2。

带有X个单独可擦除字的实施例

如上所指示的那样，存储器MEM1也可以每行包括X个单独可擦除字(也就是X个组G2)。这种变型要求每行以及附加的单独可擦除字有附加的控制栅极锁存器CGLT2和附加的控制栅极晶体管。在这种实施例中，在擦除操作期间，可以通过字解码器WDEC，控制每一单独可擦除字的控制栅极锁存器CGLT2的选择和激活。

第二实施例

现在参考图3来进一步详细地描述存储器MEM2。存储器MEM2具有与存储器MEM 1的存储器阵列不同的存储器阵列，不同之处在于：不存在控制栅极晶体管CGT1、CGT2和控制栅极锁存器CGLT1、CGLT2。因此，在该实施例中，每行从左到右包括组G1的M-1个存储单元(子组SG₀)、组G2的一个存储单元、组G1的M-1个存储单元(子组SG₁)、组G2的一个存储单元等等。

存储器MEM2包括行解码器RDEC2，其被设计成在每一行中，分开控制组G1的存储单元的浮栅晶体管的控制栅极，以及另一方面组G2的存储单元的浮栅晶体管的控制栅极。

因此，等级L#的每一行包括连接到行解码器RDEC2的控制栅极线CGL1_L#、CLG2_L#。控制栅极线CGL1_L#连接到组G1的存储单元的浮栅晶体管的控制栅极，而控制栅极线CGL2_L#连接到组G2的存储单元的浮栅晶体管的控制栅极。

存储器的其他元件(诸如输入/输出端口IOP、控制电路CCT、字解码器WDEC、字选择晶体管WST、编程锁存器PL、复用线路ML、以及读出放大器SA)基本与先前结合图1描述的那些元件相同，并且以相似的方式连接或链接到存储器阵列(再次没有示出输入/输出端口IOP和控制电路CCT)。

技术人员将注意到，可以将已经从存储器阵列中去除的控制栅极晶体管CGT1、CGT2按每行两个控制栅极晶体管的比率集成到行解码器(表示为块)中：一个用于驱动控制栅极线CGL1_L#，另一个用于驱动控制栅极线CGL2_L#。同样，用于施加电压到控制栅极线的锁存功能在此由行解码器来执行。

以下表格3描述了在擦除、编程或读取操作期间施加到存储器阵列的示例电压。

表格3

 VBL VWL VCG1  VCG2  VSL  擦除 HZ 0 Vpp  Vpp  0  编程 Vpp Vpp 0  0  HZ  读取 V1＜Vread(例如1V) V2＞V1(例如V1+0.8V) Vread  Vread  0

电压VBL、VWL和VSL已经描述过了。电压VCG1是擦除、编程或者读取操作期间，由控制栅极线CGL1_L#施加到选定行的组G1的所有存储单元的控制栅极端的控制栅极电压。电压VCG2是擦除、编程或者读取操作期间，由控制栅极线CGL2_L#施加到选定行的组G2的所有存储单元的控制栅极端的控制栅极电压。在执行第一类型的页擦除命令或执行字擦除命令期间，VCG1等于Vpp，并且VCG2被设置为高阻抗或者为0，反之亦然。对于第二类型的页擦除命令(整页擦除)的执行，将电压VCG1和VCG2都设置为Vpp，目标在于擦除行内组G1和G2的所有存储单元。

如上所指出的那样，存储器MEM2也可以每行包括X个单独可擦除字(也就是X个组G2)。这种变型要求每行以及附加的单独可擦除字有一个附加的控制栅极线CGL2。

第三实施例

参考图4，存储器MEM3与MEM1的不同之处在于：其存储器阵列具有“翻转(flipped)”结构。两个连续的子组SG_i、SG_i+1，例如SG₀和SG₁，被并排布置并且共享一个公共控制栅极晶体管CGT1，该公共控制栅极晶体管CGT1布置在所述两个连续的子组之间并且连接到第一子组SG_i(例如SG₀)的存储单元的浮栅晶体管的控制栅极以及连接到第二子组SG_i+1(例如SG₁)的存储单元的浮栅晶体管的控制栅极。同样，除了组G2的第一和最后存储单元之外，组G2的两个接连的存储单元被并排布置并且共享一个公共控制栅极晶体管CGT2，该公共控制栅极晶体管CGT2布置在所述两个接连的存储单元之间并且连接到该两个存储单元的浮栅晶体管的控制栅极。因此，字线的体系架构是以下类型：G2，G1-G1，G2-G2，G1-G1，G2-G2等，G1-G1，G2。从而减少了每行的控制栅极晶体管CGT1、CGT2的数量。与每一字线中单独可擦除字的比特位B₀和B_N-1相对应的组G2的第一和最后存储单元每个都单独连接到控制栅极晶体管CGT2。

因此，每行从左到右包括：控制栅极晶体管CGT2、组G2的存储单元、组G1的M-1个存储单元、控制栅极晶体管CGT1、组G1的M-1个存储单元、组G2的存储单元、控制栅极晶体管CGT2、组G2的存储单元，…，控制栅极晶体管CGT2，以及组G2的存储单元。

存储器的其他元件(诸如输入/输出端口IOP、控制电路CCT、行解码器RDEC1、字解码器WDEC、字选择晶体管WST、编程锁存器PL、复用线路ML、以及读出放大器SA)基本与先前结合图1描述的那些元件相同并且没有在图4中示出。以与以上结合表格1而描述的相似方式执行擦除、编程或读取操作，并且将不再对其进行描述。

对于本领域技术人员显而易见的是，根据本发明的存储器适用于各种实施例和应用。作为示例，图5示意性示出了包括集成电路IC的无源不接触手持设备HD，所述IC内嵌入了根据上述实施例之一的存储器MEM。在一个实施例中，手持设备HD可以是不接触芯片卡、标签、移动电话、个人数字助理等等，并且具有与存储器MEM连接的通信控制器，例如NFC控制器NFCC(近场通信)，其具有天线线圈AC以通过电感耦合和负载调制来交换数据，或者具有UHF天线(未示出)以通过电耦合和反向散射来交换数据。该手持设备被配置为与外部设备进行通信，所述外部设备诸如不接触卡或标签读取器、POS(销售点)、另一NFC移动电话等等。存储器MEM既用于存储代码(特别是应用程序)，又用于存储应用数据。应用数据能够被存储在每行的最后字中，其可被单独擦除。因此，当应用程序必须在存储器中存储小量的数据时，节省了时间。代码能够被存储在存储器的集中可擦除字中，以致于当大量的数据(例如新近下载的应用程序)必须存储在存储器时，也节省了时间。另外，由于存储器的闪存状体系架构，在读取操作期间也能够实现低功率消耗，以致于不接触手持设备HD和远程设备(POS、读取器等等)之间的通信距离增加。