一种频率计数模块和计数方法及应用

摘要

一种频率计数模块和计数方法及应用，本发明涉及信号的载波频率变化的监测，具体地说，涉及瞬时AM(调幅)、FM(调频)调制信号的捕获以及其载波频率的计数输出。本发明的频率计数模块包括数据采集模块、信号捕获和频率计数模块组成。频率计数方法包括数据采集的步骤、信号捕获和频率计数的步骤。应用于频谱仪，场强仪等可以锁定中频信号，并进行数字采样的机器中。用来对突发性的AM，FM信号进行频率计数，以方便通信双方根据测试结果，调整载波信号偏差，以得到最好的通讯效果。

说明书

技术领域：

本发明涉及信号的载波频率变化的监测，具体地说，涉及瞬时AM(调幅)、FM(调频)调制信号的捕获以及其载波频率的计数输出。

背景技术：

当前的频谱仪等频率计数仪器多提供固定计数时长(多为1s)的频率计数功能，但是对于通话时间在20ms～300ms之间的AM、FM瞬时语音信号的载波频率计数功能尚数空白。在引导飞行器归航，定点搜救等对话式的语音通讯中，信号多是突发性的信号长度在20ms-300ms之间。在这种通话模式中，较小的频偏会导致实际有效通讯距离的大幅缩减，较大频偏会使得解调无法进行。因此监测信号的载波频率变化是非常必要的。

发明内容：

本发明用来对突发性的AM，FM信号进行频率计数，以方便通信双方根据测试结果，调整载波信号偏差，得到最好的通讯效果。计数带宽为±100kHz，计数分辨率4Hz～50Hz，计数精度为±2×10^-6。频率计数包括数据采集模块、信号捕获和频率计数模块组成。

进入频率计数之前将频谱仪的中心频率锁定在信号的预定频率。然后启动数据采集模块，计数开始。

1.数据采集模块：时刻1，A/D(模数转换器)将变频后的中频信号转化成数据输出，传送给FPGA(元件可编程逻辑门阵列)的F_RAM1存储块，DSP(数字信号处理器)通过DMA(直接内存访问通道)通道以50M左右的速度读取FPGA的F_RAM2中的数据到DSP的内部存储区RAM2，同时DSP的CPU(中央处理器)处理RAM1中的数据。时刻2，A/D以数据传送给FPGA的F_RAM2存储块儿，DSP将FPGA的F_RAM1中的数据到DSP的内部存储区RAM1，同时DSP的CPU处理RAM2中的数据。这样FPGA以及DSP的DMA和CPU并行工作，就可以得到同等硬件配置下的最快数据处理速度。数据采集模块的工作原理如图1所示。

2.信号捕获和频率计数模块，采用软件计数解调的方式。运算开始时清空计数标志并载入阈值(一般在频谱仪的噪底10dB以上)，对输入数据加高斯窗并进行时域到频域的数据转换(DFT运算)，计算信号幅度；将信号幅度与设定阈值进行比较，高于或等于阈值，则认为当前数据为有效数据，有效数据计数加1，并检测计数标志位，计数标志位为0则计数标志位置1并开始计数，计数标志位为1则计算信号当前的相位以及所属象限，有象限变化时，逆时针频率计数值减0.25，顺时针频率计数值加0.25；小于阈值，检测计数标志位，标志位为1，则说明已经有信号出现过，现在信号消失，可以输出当前的计数结果了，为0则尚未开始计数，重新采集数据，进行信号监测。计数频率输出时，用有效数据计数值除以频域信号输出频率，得出信号持续的时间，频率计数值对应这段时间内的频率偏移值，预定的信号频率加上归一化之后的频率偏移值就是当前信号的载波频率值。信号捕获和频率计数模块工作流程如图2所示。

一种频率计数方法，包括

数据采集的步骤：时刻1，A/D(模数转换器)将变频后的中频信号转化成数据输出，传送给FPGA(元件可编程逻辑门阵列)的F_RAM1存储块，DSP(数字信号处理器)通过DMA(直接内存访问通道)通道读取FPGA的F_RAM2中的数据到DSP的内部存储区RAM2，同时DSP的CPU(中央处理器)处理RAM1中的数据；

时刻2，A/D以数据传送给FPGA的F_RAM2存储块，DSP将FPGA的F_RAM1中的数据到DSP的内部存储区RAM1，同时DSP的CPU处理RAM2中的数据。这样FPGA以及DSP的DMA和CPU并行工作，就可以得到同等硬件配置下的最快数据处理速度；

信号捕获和频率计数的步骤：采用软件计数解调的方式，运算开始时清空计数标志并载入阈值(一般在频谱仪的噪底10dB以上)，对输入数据加高斯窗并进行时域到频域的数据转换(DFT运算)，计算信号幅度；将信号幅度与设定阈值进行比较，高于或等于阈值，则认为当前数据为有效数据，有效数据计数加1，并检测计数标志位，计数标志位为0则计数标志位置1并开始计数，计数标志位为1则计算信号当前的相位以及所属象限，有象限变化时，逆时针频率计数值减0.25，顺时针频率计数值加0.25；小于阈值，检测计数标志位，标志位为1，则说明已经有信号出现过，现在信号消失，可以输出当前的计数结果了，为0则尚未开始计数，重新采集数据，进行信号监测；计数频率输出时，用有效数据计数值除以频域信号输出频率，得出信号持续的时间，频率计数值对应这段时间内的频率偏移值，预定的信号频率加上归一化之后的频率偏移值就是当前信号的载波频率值。；

所述的频率计数模块的应用，应用于频谱仪，场强仪。

本发明的有益效果：本发明用来对突发性的AM，FM信号进行频率计数，以方便通信双方根据测试结果，调整载波信号偏差，以得到最好的通讯效果。

附图说明

图1是数据采集模块的工作原理图

→细线表示时刻1时的数据流向，粗线表示时刻2时的数据流向。

图2是信号捕获和频率计数模块工作流程图

图3表示的是实施例1的频谱仪捕获到有效信号

图4表示的是实施例1的频谱仪在计数过程中

图5表示的是实施例1的频谱仪信号消失，计数结束

具体实施方式

实施例1：

一种频率计数模块，包括

1)数据采集模块：时刻1，A/D(模数转换器)以28.8MHz的速度将变频后的中频信号转化成数据输出，传送给FPGA(元件可编程逻辑门阵列)的F_RAM1存储块，DSP(数字信号处理器)通过DMA(直接内存访问通道)通道以50M左右的速度读取FPGA的F_RAM2中的数据到DSP的内部存储区RAM2，同时DSP的CPU(中央处理器)处理RAM1中的数据；

时刻2，A/D以数据传送给FPGA的F_RAM2存储块，DSP将FPGA的F_RAM1中的数据到DSP的内部存储区RAM1，同时DSP的CPU处理RAM2中的数据。这样FPGA以及DSP的DMA和CPU并行工作，就可以得到同等硬件配置下的最快数据处理速度。数据采集模块的工作原理如图1所示。

2)信号捕获和频率计数模块：采用软件计数解调的方式。运算开始时清空计数标志并载入阈值(一般在频谱仪的噪底10dB以上)，对输入数据加高斯窗并进行时域到频域的数据转换(DFT运算)，计算信号幅度；将信号幅度与设定阈值进行比较，高于或等于阈值，则认为当前数据为有效数据，有效数据计数加1，并检测计数标志位，计数标志位为0则计数标志位置1并开始计数，计数标志位为1则计算信号当前的相位以及所属象限，有象限变化时，逆时针频率计数值减0.25，顺时针频率计数值加0.25；小于阈值，检测计数标志位，标志位为1，则说明已经有信号出现过，现在信号消失，可以输出当前的计数结果了，为0则尚未开始计数，重新采集数据，进行信号监测。计数频率输出时，用有效数据计数值除以频域信号输出频率，得出信号持续的时间，频率计数值对应这段时间内的频率偏移值，预定的信号频率加上归一化之后的频率偏移值就是当前信号的载波频率值。信号捕获和频率计数模块工作流程如图2所示。

应用在频谱仪上，进入频率计数之前将频谱仪的中心频率锁定在信号的预定频率。然后启动数据采集模块，计数开始。

在频谱仪上，如数据的时域输入速率为28.8MHz，频域输出速率为225kHz，高斯窗带宽为500kHz，在信号出现后的4.4us之后即可完成信号捕获，根据实验结果验证，信号时长20ms～800ms之间时可以给出比较精确的测试结果。测试精度与信号时长相关，小于20ms的信号，计数误差比较大，所以这时计数结果不更新，保持上次的计数结果不变，以保证计数结果输出的稳定性。图3～图5显示了用频谱仪在某机场的实际测试中，从信号的捕获，计数到计数结束对外输出的全过程。图3是频谱分析仪捕获到有效信号，图4是频谱分析仪在计数过程中，图5是频谱分析仪信号消失，计数结束。

例如，当信号噪底平均值在18dBμV左右，设置阈值为33dBμV，预定频率是129.5MHz时，如果有效数据计数值为45000，按225kHz的数据采集频率计算，有效数据计数值除以数据采集频率，得出信号持续的时间时长为200ms，如果对应的频率计数值为1000，则归一化后的频偏为5000Hz，计数结果为预定频率129.5MHz加上频偏5000Hz等于129.505000MHz。