用于信号接收和信号产生的电路装置以及用于运行所述电路装置的方法

摘要

本发明涉及一种用于信号接收以及信号产生的电路装置(CA)和一种用于运行所述电路装置的方法。所述电路装置具有至少一个定时器模块(TM)，所述至少一个定时器模块用于向多个与所述至少一个定时器模块相连接的时间控制模块(TC1...TCx)提供时基，所述电路装置还具有时间路由单元(TRU)，所述时间路由单元与所述模块(TM，TC1...TCx)相连接以便互连所述模块以及互连所述模块的信号。

说明书

现有技术

本发明涉及一种根据权利要求1的用于信号接收和信号产生的电路装置以及一种根据权利要求10的用于运行所述电路装置的方法。

这类电路例如可实现为微控制器中的定时器(Timer)模块。在此，所述模块被构造为控制器的单独元件或外围设备模块，它们或多或少地提供一些用于与一个或多个时钟在时间上相关地接收信号和产生信号的强大功能。

现今，在微控制器中可使用不同的用于实现定时器的方案。在此，基本上可区分为复杂的实现和不太复杂的实现。

例如Renesas^TM的控制器SH7741-HD6417641的MTU(Multi-functionTimer pulse Unit：多功能定时器脉冲单元)属于不太复杂的定时器的类别。所述控制器为使用者提供5个时间控制单元，这些时间控制单元与16个I/O引脚连接。时间控制单元理解为与一个或多个时钟和/或输入信号有关地改变其内部状态——例如计数器、存储一个或多个时基的时刻和/或输出信号变化的模块。可以由MTU分析处理例如8个时钟源并且接收模式(Muster)。此外，可产生一个直至12相的PWM(Pulse Width Modulated：脉冲宽度调制)信号。PWM信号是输入信号或输出信号，这些信号根据已确定的信号持续时间来改变它们的信号电平，所述信号持续时间可由时间控制单元确定。在12相PWM信号情况下，在线路上例如直至12个不同长度的信号电平是有效的。借助所述模块仅可在少量的I/O引脚上表现有限的定时器功能，这虽然使控制器成本有利，但为了实现复杂的应用需要很多软件交互。

除所述简单的定时器模块外，还存在更复杂的模块，Freescale^TM的eTPU(Enhanced Time Processing Unit：增强的时间处理单元)和Infineon的GPTA(General Purpose Timer Array：通用目的定时器阵列)属于更复杂的模块。eTPU除专用的定时器硬件外还提供一个可编程的微处理器。eTPU具有32个时间控制单元，这些时间控制单元装配有用于信号接收和信号产生的专用硬件。每个通道都连接在专用I/O引脚上。Freescale通过使32个时间控制单元的完整单元与微处理器一起增加一倍来实现资源的扩展。复杂的定时器模块的另一个方案是GPTA。GPTA是定时器模块的纯硬件实现。控制软件或者在TriCore^TM微处理器上或者在其协处理器PCP(PerpheralControl Processor：外围控制处理器)上运行。GPTA除了用于信号接收和信号生成的硬件之外还具有用于滤波和产生数字时钟的模块，并且各单元可以以最多8个时钟源工作。在GPTA的单元中，区分32个GTCs(GlobalTimer Cells：全局定时器单元)与63个LTCs(Local Timer Cells：局部定时器单元)，它们被分别安置在一个阵列中。在一个阵列中，元件前后相继地放置并且可以分别与它们的在前元件和在后元件通信。在一个阵列中的第一个元件仅可以与它的在后元件通信而最后一个元件仅可以与它的在前元件通信。这些GTC基于两个全局的24位时基并且可以与阵列中各相邻元件以及与I/O引脚连接。I/O引脚和GTC的对应通过一个多路复用器电路进行。多路复用器是根据控制线路将一个或多个输入信号接通到一个或多个输出信号上的网络。由此，每个GTC可以与每个I/O引脚连接。所述LTC是基于16位的，并且与GTC不同的是所述LTC还附加地对8个时钟源做出反应。所述LTC可以接收、比较信号并且起计数器的作用。通过LTC控制I/O引脚同样通过多路复用器实现。

较简单的定时器模块由于其有限的功能性可成本有利地实现，但是为了表现复杂的功能需要微控制器的强大的运算性能。相反，较复杂的定时器模块是昂贵的并且是仅仅可有限地缩放的。因此，Freescale使整个eTPU加倍而Infineon使整个GPTA或者LTC阵列加倍，以便具有更多可供使用的资源。这样可能导致，一些资源未被充分利用。此外，在eTPU中I/O引脚分配给专用的时间控制单元。GPTA规避了所述限制，其方式是I/O引脚被多路复用在GTC和LTC上。但是，这样的实现需要很多逻辑资源。此外，GTC和LTC由于它们在一个阵列中的地理布置仅仅可以与相邻的单元进行直接通信，以便产生例如复杂的PWM信号。

本发明的公开内容

本发明的任务是，提供一种用于信号接收和信号产生的电路装置，所述电路装置允许高的可缩放性、通信灵活性以及处理速度，并且此外所述电路装置可以简单地并且成本有利地实现。

所述任务在装置方面由一电路装置解决，所述电路装置包括至少一个定时器模块和一时间路由单元，所述至少一个定时器模块用于向多个与其连接的时间控制模块提供时基，所述时间路由单元与所述模块连接以互连所述模块和它们的信号。

在此，概念“信号”应理解为信息通过物理量的值或值变化表现的每一类型。相反，以下所使用的概念“数据”应描述所述信息的、以可识别的形式表现的元素，可以在系统中对所述元素进行处理。

根据本发明的电路装置的一个本质点在于它的灵活的连接结构。这种结构的中心元件是时间路由单元或路由器，模块可以灵活地连接在所述时间路由单元或路由器上。在此，所述路由器负责模块以及它们的信号的互连(Verschaltung)。因为可以根据要求改变模块的数量，所以可以实现电路的特别精细的可缩放性。另一方面，I/O引脚和时间控制单元可以任意地彼此连接，为此不需要耗费资源的多路复用器电路。与GPTA不同，用于控制I/O引脚的多路复用器可以由路由器替代。然后，各模块可以通过所述路由器与一个或多个I/O模块灵活地进行通信。此外，通过路由器也不必再使用定时器单元作为路由资源，以便得到更加灵活的互连。

在从属权利要求2至8中说明了根据本发明的电路装置的优选的进一步构型。

据此，在电路的一个有利的实施形式中提出，可以在与时间路由单元连接的模块的数量方面调节时间路由单元。可如此编程的中央路由器能够实现更高的精细度和对所提出的任务的可匹配性。与此不同地，eTPU扩展了一个整个的微处理器和32个时间控制单元而GTPA扩展了一个完整的模块或者一个LTC阵列。可以通过由此获得的更少的门电路数量节省成本。

时间路由单元优选具有用于写或用于读在模块之间传输的数据的存储区。这允许通过路由器保持在模块之间传输的信号并由此时间错开地、例如周期地操作模块。但也可以受优先级控制地分别向已编址的模块传递数据，以实现通信的优化。

通过时间路由单元对于每个与其连接的模块在存储区中包含一个固定的写地址(Schreibadresse)来实现特别简单的存储。由此可以根据存储器大小特别简单地连接其它模块，而不必在已绑定的模块方面改变存储器分配。

在此，时间路由单元的存储区以优选地方式具有存储位置，所述存储位置包含一个固定的值或不包含可供使用的数据。由此确保了所连接的模块在系统复位时处在一个已定义的状态中。

为了分析和操纵时间路由单元的存储区，设有用于调试程序(调试器)的接口是有利的。所述接口优选连接在包含所述电路装置的总系统的内部总线上。因此，可以通过所述与系统的接口访问存储区。

在电路的另一个有利的实施形式中提出，在所述定时器模块或时间控制模块上可以通过模块的寄存器调节用于待在时间路由单元上读取的数据的读地址(Leseadresse)。这能够实现模块在路由器上的灵活连接，而不必改变路由器本身的配置。

在此优选的是，定时器模块或时间控制模块被构造用于在时间路由单元上不具有可供使用的数据时停止定时器模块或时间控制模块的内部数据处理。由此，模块闭锁并且在数据可供使用时才重新启动。由此降低了电路内部的通信负荷并且提高了电路的处理速度。此外，可在系统复位时调节模块的已定义的状态。

开始所述的任务也通过一种用于所述电路装置的运行方法来解决，其中，时间路由单元周期地与定时器模块和时间控制模块通信，其中，数据由发送模块写到所述单元的存储区中并且由接收模块从所述存储区中读出。

根据本发明的方法的一个本质点在于通过时间路由单元的简单的通信处理，这允许通过其它模块的灵活连接实现电路的任意的可缩放性。同时由通过路由器的互连产生模块之间的高度的通信灵活性。因为此外总可以实现模块通过路由器的直接连接，所以确保了高的处理速度。同时，所述方法可简单地并且成本有利地实现。

在所述方法的一个有利的实施形式中，定时器模块和时间控制模块在时间路由单元上没有可供使用的数据时停止它们的内部的数据处理。由此一方面可以在系统复位时使模块回复到一个已定义的状态中。另一方面降低了电路中的通信负荷并且提高了电路的处理速度。

优选地是，电路装置例如作为定时器模块用于控制机动车发动机。

附图的简短说明

以下根据实施例详细说明根据本发明的电路及其运行方法。相同或起相同作用的部分设有相同的参考标记。附图示出：

图1：时间控制模块，用于解释现有技术中与时间相关的信号处理和信号产生的原理；

图2：根据本发明的电路装置的第一实施形式的框图，用于解释所述电路装置的工作原理；

图3：根据本发明的电路装置的第二实施形式的框图，用于解释信号连接；

图4：根据本发明的电路装置的模块中根据时间(zeitbehaftet)的信号处理的示意图。

发明的实施形式

图1示出一个时间控制模块TCx(Time Controller)，用于解释现有技术中与时间相关的信号处理和信号生成的原理。在此，在模块TCx中与时钟CLKx(CLocK)相关地接收和/或计数一个或多个输入信号SI(Signal In)以及与时钟CLKx相关地产生一个或多个输出信号SO(Signal Out)。

图2示出根据本发明的电路装置CA(Circuit Arrangement)的第一实施形式的框图，用于解释其工作原理。时间路由单元TRU(Timer RoutingUnit)在此能够实现高效的、基于一个或多个时基TM(Timer Modul)的信号分析处理和/或信号生成，如其在图1中所示。这些时基TM通过一些固定的线路W1...W4(Wiring)与一些时间控制模块TC1...TC4(TimerController)连接。在时间控制模块TC1...TC4中进行图1中所描述的信号连接。在此，一个或多个时间控制单元也可以彼此互连，以便处理和/或输出更复杂的信号。

所述互连由中央TRU进行并且在图2中示出。在TRU内部存在一个存储区S，可以通过所述存储区在所连接的模块TC1...TC4之间传送数据和信号。可编址的模块的数量取决于存储器S的大小和数据速率的大小，必须以此运行应用。相反，TRU存储地址的数量取决于所连接的模块TCx的数量。

每个与TRU连接的模块具有一个固定的写地址，例如TC3-W(对于模块TC3)或TC4-W(对于模块TC4)。如果存储位置是空的，则可以在所述写地址上写入。这可通过一个特殊的标志来表示。可以通过各个模块中的寄存器、例如TC3-REG(对于模块TC3)或TC4-REG(对于模块TC4)调节读地址。随后由TRU周期地操作模块TC1...TC4，其方式是，应被写入的数据或信号被保存在存储区S中并且可供使用的数据从存储区S中例如通过地址TC3-R(对于模块TC3)或者TC4-R(对于模块TC4)转移至各个模块。

在模块TCx的读访问时，TRU的两个特殊的存储位置提供一个预定义的值或不提供数据。例如存储位置VD(Value Defined)提供一个固定值而存储位置ED(Empty Defined)不提供可供使用的数据。这两个存储位置VD、ED不是特定于模块地设置的并且可通过所连接的模块TCx的各个寄存器、例如通过TC3-REG或TC4-REG被寻址。由此确保了，模块TC1...TC4在系统复位时处于一个已定义的状态中。所述模块在不存在数据时闭锁并且停止内部的处理。这可在系统复位时通过读不包含数据的存储位置ED来实现。例如模块TC4的读取寄存器TC4-REG指向空的存储位置ED上并且由此闭锁其实施。

访问存储区S例如对于TRU的调试是必需的，为了访问存储区S，TRU配备有一个接口I(Interface)。为了确保易访问性，所述接口例如可以连接在总系统的内部总线上。

图3示出根据本发明的电路装置的第二实施形式的框图，用于解释信号连接。在此示出具有信号输入SI和信号输出SO的、根据时间的信号处理路径。在此例子中，模块TC5表示一个I/O模块，在模块TC5上连接了一个输入引脚和一个输出引脚。模块TC6一直闭锁，直到模块TC5已经向它的存储地址TC5-W写入一个值。这个值随后由对存储位置TC6-R进行寻址的模块TC6进一步处理。模块TC6例如可以根据时钟CLK6计数一个计数器并且随后在预编程的计数器状态向存储位置TC6-R写入一个值。模块TC7也对存储位置TC7-R闭锁并且当一个数据可供使用时立即启动。在一个确定的时间间隔期满之后，向模块TC7的存储位置TC7-W写入另一个值。随后，存储位置TC7-W再由模块TC5通过TC5-R读取，并且输出信号的电平。

对于以上所述的机制必须满足确定的时间框架条件。TRU时钟CLK的频率取决于两个因素。一方面取决于不必经过定时器处理的数据流或信号的最大频率，而另一方面取决于由所述模块以最长运行时间进行处理的数据流或信号的最大频率。TRU对模块TC5...TC7的两个连续访问之间所经历的时间tTRU周期被称为TRU周期。为了不丢失数据，所述TRU周期必须高于输入信号SI和输出信号SO的最大频率。为此，必须如此确定所需的时钟的数量，使得所连接的模块TC5...TC7中的每一个可以对TRU进行读访问和写访问。因此，对于TRU周期得出以下公式：

可以根据下面的不等式确定TRU所需的时钟频率：

由此：

f_系统＞f_最大*#时钟

如果模块TC5、TC6、TC7和TM需要例如3个时钟用于读数据和2个时钟用于写数据，则在最差情况下在一个TRU周期中由TRU处理所有的模块需要20个时钟。在输入信号SI和输出信号SO的最大可能频率为1MHz时，TRU必须以20MHz的时钟运行。这适用于信号SI、SO仅仅通过电路传递(路由)但不被处理的情况。如果数据或信号必须在模块TC5...TC7中处理，则还必须考虑处理所需时间最多的模块TCx的处理时间。这种情景在图4中示出。

图4示出根据本发明的电路装置的模块TCx中的根据时间的信号处理的示意图。在时刻t1...t3(time)，具有频率F(Frequency)的数据和信号施加在输入引脚上。在最差的情况下，在模块TCx可以读取数据之前，TRU运行一个具有时间间隔p1(period)的循环。此后，在最差的情况下，时间间隔p2+p3一直持续，直到所述模块TCx可以将它的数据重新写入到TRU。在此，时间间隔p2表示计算时间而时间间隔p1表示用于一个TRU周期的时间。由此可以求出TRU所需的系统时钟。即：

$t_F=\frac{1}{f_F}$

2*t_F＞2*t_p1+t_p2

以及

由此通过下式得出系统时钟：

典型地，在此描述的TRU可用于发动机控制装置的定时器中。由于TRU的可缩放的和可编程的结构，可以极其灵活地可配置地、响应快速地、可靠地并且此外成本有利地实现以此为基础的电路装置。