用于高频DC-DC转换器的通用和容错多相数字PWM控制器

摘要

一种多相混合数字脉宽调制器可以包括计数器，所述计数器能够在至少两种不同的状态数量之间选择，用于指示开关周期的第一部分。非时钟逻辑可以指示所述开关周期的第二部分。所述非时钟逻辑可以包括延迟线。

说明书

优先权要求

2007年2月28日提交的、Aleksandar等人的题为UNIVERSAL AND FAULT-TOLERANT MULTIPHASE DIGITAL PWMCONTROLLER FOR HIGH-FREQUENCY DC-DC CONVERTERS的美国临时申请No.60/892,109，(代理人案号SIPEX-01008US0)；和2007年7月3日提交的、Aleksandar等人的题为UNIVERSAL AND FAULT-TOLERANT MULTIPHASE DIGITAL PWMCONTROLLER FOR HIGH-FREQUENCY DC-DC CONVERTERS的美国临时申请No.11/773,324，(代理人案号SIPEX-01008US1)。

对相关申请的交叉引用

本申请涉及以下同时待审的申请：2007年7月3日提交的、美国专利申请号为11/773,330的、Amir Parayandeh等人的题为“PROGRAMMABLE ANALOG-TO-DIGITAL CONVERTER FORLOW-POWER DC-DC SMPS美国专利申请(代理人案号SIPEX-01016US0)。

技术领域

本发明涉及可编程数字脉宽调制器(DPWM)。

背景技术

多相转换器被广泛地用作电子设备的电源。在计算机系统中，为了向微处理器提供稳定电压，经常使用以2至64个相操作的交织多相拓扑。它们可以提供从0.9V至5V范围的稳定电压并且供应大量的电流，在某些应用中，该电流的量可以达到150A。在现代电视机和消费者电子设备中，使用多个转换器来向不同系统块提供不同的供应电压。还可以在系统中找到并行运行的多相转换器，该系统的功耗随时间增加。示例包括计算机服务器和大型通信系统，在它们中可以添加新的系统块(单元)以提高系统功率运送能力。

传统地，使用专用模拟电路来实施用于这些电源的控制器。为了实施，它们通常需要大量的外部无源元件，并且已经证明当它们与并行转换器一起运行时，易于产生稳定性问题。另外，它们经常被设计为仅用于控制非常特定的功率级。

作为有价值的可选方案，可以应用数字控制器。在多级转换器中，数字控制器相对于传统模拟解决方案的优点变得更加明显。潜在地，它们可以导致用较少数量的组件来实现系统，允许更简单地引入新颖的功率管理和控制技术，比如动态和自适应电压缩放(AVS和DVS)，并且更容易与主要是数字的其它系统部件进行集成。

多相脉宽调制器的数字实施可以带来好处，比如多个脉宽调制信号的精确匹配和/或通过相移来减少输出电压脉动。尽管如此，相比于模拟解决方案来说，大多数多相数字脉宽调制器(MDPM)架构承受功耗相对较高的问题(从几十到几百毫瓦)，该功耗随开关频率而线性增加。高功率可能阻碍大多数现有的数字解决方案在即将出现的低功率转换器中的使用，所述低功率转换器预期以比现有功率级高9至99倍的开关频率运行。作为结果，可以预期转换器效率将显著降低。另外，将数字控制的灵活性的利用已经受限于上述应用。即使数字控制允许实施灵活架构，通常也使用专用数字架构，所述专用数字架构仅用于特定类型的多相转换器。除此以外，一些所提出的解决方案的IC实现是价格昂贵的，这是由于它们要求相对较大的芯片面积。

低功率开关式电源(SMPS)的数字控制可以导致在比如通信系统、消费者电子设备、便携式设备、以及计算机等应用中使用的电源系统的特征的显著增强。数字控制的优点包括灵活性、对外部影响的低灵敏度以及用少量外部无源组件实现。

数字实施还简化了电源的实施。每当被供电设备的特性改变时，模拟控制器通常需要进行耗时的重新设计，而该特性改变在现代电子设备中经常发生。另一方面，用于自动数字设计的现代工具允许为满足新要求进行的短期开发过程以及对现有设计的快速修改。

尽管数字实现的优点是众所周知的，但在低功率应用中，主要使用模拟脉宽调制器(PWM)。

很少使用数字控制器的一个主要原因是缺少针对数字脉宽调制器(DPWM)的低功率硬件解决方案，DPWM是每一个电压模式脉宽调制控制器的关键部件。DPWM以高开关频率运行，在现有开关转换器中的开关频率超过1MHz，并且DPWM需要具有高分辨率。该高分配率对于严格的输出电压调节以及对于消除输出电压和电感电流的不良的极限环震荡来说是必须的。

在现有的DPWM解决方案中，功率消耗通常与开关频率和分辨率的乘积成正比，并且在某些情况中，功率消耗超过输出负载所消耗的功率，导致数字控制SMPS的整体效率低下。

附图说明

图1示出了一实施例的数字控制器架构。

图2是一实施例的多相数字脉宽调制器的图。

图3示出了分别具有八个和九个状态的计数器的四相和三相操作。

图4示出了一实施例的数量转换器的相对误差值。

图5示出了一实施例的数字脉宽调制器的八比特实现的图。

图6是一实施例的数字可编程延迟单元的图。

图7是一实施例的延迟匹配块的图。

图8是双偏置延迟单元的图，该延迟单元具有在大的操作范围内对传播时间进行精确调整的能力。

图9是为对本发明概念进行实际验证而开发的实验IC的图。

图10是在大范围开关频率上图9芯片的电流消耗的图。

具体实施方式

图1示出了一实施例的通用数字控制器架构，可以在小的芯片面积上实施该实施例并且该实施例具有非常低的功耗。另外，该新架构可以利用数字实施的灵活性。控制器可以调节具有1至4个相的交织转换器的操作或/和使用可编程输出电压来调节最多4个不同转换器的操作。在一实施例中，根据额定功率、瞬态响应、大小以及成本，相数、相移以及输出电压的可编程性可以允许在不同应用中以及系统优化中使用该系统。在交织模式下，控制器可以容忍相的故障并且自动切换为以减少的相数进行操作(例如，从4减至3)，从而允许不中断的运行直到纠正问题。该特征对于使用“相下降技术”运行的转换器来说也极为有用，在所述转换器中动态地改变相的数量以显著地提高转换器的整体效率。对于这些转换器来说，还没有提出实际的数字转换器实施。此外，可以容易地修改该架构，以使用多相转换器来操作，该多相转换器具有较大的相数(例如在8或者16相系统中)。

图1示出了调节四相交织降压转换器(buck converter)的运行的通用控制器。该控制器可以包括：四个具有数字可调整参考的模拟至数字转换器(ADC)101、102、103以及104；四个可编程PID补偿器105、106、107以及108；灵活MDPWM 110以及主管理块112。可以通过将一比特积分三角DAC以及延迟线或者基于压控振荡器的ADC进行合并来实施该模拟至数字转换器，以通过利用延迟线的自然平均或者其它电压-时间结构来减少片上DAC滤波器的大小，这在专利申请SIPEX 1016US0中有所描述，该专利申请被合并于此作为参考。

主管理块112可以通过用单一补偿器来连接每一个ADC或者将控制器设置为交织模式来设置芯片操作的模式。它还可以产生用于ADC转换器的时钟信号，执行相移的调整，并且如果接收到外部过电流或者热保护信号关闭关键相。

图2示出了示例性多相数字波长调制器200。

本发明的一实施例是多相混合数字脉宽调制器200，该调制器200包括时钟逻辑(比如可编程计数器202)，用于指示开关周期的第一部分，并且包括非时钟逻辑，用于指示该开关周期的第二部分。

该非时钟逻辑可以包括延迟线204，该延迟线204包括可由数字校正信号调整的数字可编程延迟单元。延迟匹配电路可以使用延迟线副本206来产生数字校正信号，该数字校正信号用于与外部时钟进行同步和/或用于对DPWM的输入-输出特性进行线性化。可以用由第一和第二部分确定的占空比来产生该输出信号。该输出信号可以是多个输出信号中的一个，多个输出信号中的每一个都具有不同的相。

如图6所示，数字可编程延迟单元可以通过导通或截止延迟单元中的晶体管来调整延迟。在一实施例中，晶体管是并行的。数字校正信号可以是导通或截止延迟单元中的不同大小的晶体管的多比特值，并且用该方式改变它们的传播时间。

可以使用延迟线副本206以设置延迟单元的速度。可以将该延迟线204与多路复用器相关联，所述多路复用器在第二部分之后产生输出。所述混合数字脉宽调制器可以具有奇数个相，使得时钟逻辑的可编程计数器202具有可由相数整除的状态数量。相数可以是三。可以使用数量转换电路208来将数字输入转换为计数器状态值以及延迟线值。

本发明的一实施例是具有三个相的多相混合数字脉宽调制器，使得可编程计数器具有可由三整除的状态数量。可以使用数量转换电路208来将数字值转换为计数器状态的数量以及延迟线值的数量。

可编程计数器202可以在八个和九个状态之间选择。九状态可与三相操作一起使用，并且八状态可以同一、二和四相操作一起使用。

数量转换电路208可以是查找表，以将输入值转换为输出值。例如，8比特给出256个可能的输入。这可以通过8个计数器状态x 32个延迟线状态来实现。当使用九个计数器状态时，这给出了9x32＝288个可能的值以供选择。该数量转换电路208可以在8比特输入和288个可选择输出值之间进行转换。

本发明的一实施例是计数器202，该计数器202可在至少两个状态之间选择用于指示开关周期的第一部分和指示开关周期的第二部分的非时钟逻辑。非时钟逻辑可以包括延迟线104。多相混合数字脉宽调制器可以具有可选择的相数，该数量可以为三。

一实施例是4相数字脉宽调制器PWM架构和可以与以最高10MHz频率运行的交织、多输出、以及并行dc-dc开关转换器一起使用的控制器。控制器和调制器可以编程为以任意数量的相操作并且是容错的。如果在交织模式期间，这些相中的一个发生故障，则系统可以通过禁用该关键相并且调整剩余相的角度来自动切换至具有减少数量的相的操作上。多相数字脉宽调制器(MDPWM)可以包括可编程计数器和延迟线、用于频率同步和线性化的块、以及具有可改变数量表示的逻辑单元。

图2所示的MDPWM的架构可以基于专利申请No.11/359,045中公开的单相混合DPWM实现的修改，该专利申请被合并于此作为参考，在该专利申请中，使用低分辨率计数器以及延迟线来创建脉宽调制信号。在这种情况下，所有相可以共享相同的可编程计数器和同步块。每一个相可以包含积分三角(∑-Δ)调制器212、可编程延迟线204及其副本206、延迟匹配电路以及具有可变逻辑的数量转换块208。该系统可以由外部信号来提供时钟，该外部信号的频率绝对不超过开关频率的九倍，使得MDPWM芯片的功耗非常低。

在开关周期的起始处，在每一个相中，可以创建用于RS锁存器的置位脉冲，并且可以使用重置该锁存器的计数器和延迟线来改变置位脉冲的持续时间，即占空周期。可以由该计数器来设置所需的11比特占空比值d_i[n]的核心步，可以通过延迟线来执行微调，并且可以用积分三角调制器来进行更精细的微调。

在该实现中，如图2所示，计数器102可以将占空比的增量设置为与11比特输入的三个最高有效比特(MSB)成正比，可以用接下来的5个比特来调整延迟线增量，并且剩余的3个最低有效比特(3-LSB)可以通过积分三角调制器来执行占空比的微调。

MDPWM操作的模式可以依赖于相使能和相角信号，相角可以分别选择有效相的组合以及这些相之间的角度。当所选相的数量是1、2或者4时，可以将可编程计数器设置为从0至7进行计数(图3a)。当以3个相操作时，计数器可以逐渐地从0至8改变它的输出，如图3B所示。基于相角信号的值，同步块可以创建被标记为sp_i的用于SR锁存器的置位脉冲。图3A和3B分别示出了使用4个和3个相的交织操作，即90°和120°相移。

当需要3相操作时，数量转换逻辑可以改变解释二进制数的方式，以实现对占空比值的控制。

可以使用延迟线副本以及可编程延迟匹配电路来消除相似混合DPWM结构的可能的非线性问题特性，并且消除对延迟锁定环(DLL)以及锁相环(PLL)结构的需要，该延迟锁定环以及锁相环经常受稳定性问题的困扰。在这种情况下，优点是可以“离线”进行延迟线传播时间的调整，这意味着可以识别并且消除副本中的可能的抖动，所以该问题不影响延迟线本身。

可以使用积分三角来随着时间改变8比特输出，使得PWM输出名称随时间同与11比特输入相关的平均值一起改变。

当以单一相模式或者偶数个相操作时，可以简单地创建与8比特控制输入d_c[n](参见图2)成正比的占空比值。计数器遍历八个周期，并且可以容易地用控制字的3-MSBs来表示它的步，即值r[n]，留下剩下的5-LSBs，以使用32单元的长延迟线来进行更细微的占空比调节(参见图2)。

在3相模式下，情况更复杂。此时，在每一个开关周期中，计数器遍历9步，导致占空比的288种可能的值，即9个计数器值x 32个延迟线值。该数量高于可能的8比特d_c[n]输入的数量。作为结果，存在将输入d_c[n]分配给用于计数器和延迟线的控制信号的恰当组合的问题。如果分配错误，输入值可能导致非线性，甚至非单调输入-输出特性，并且随后引起稳定性问题。因此，为了生成线性和单调的特性，对于每一个输入值d_c[n]，需要限定由计数器和延迟线创建的占空比增量的正确部分。

将计数器和延迟线增量分别定义为ΔD_cn＝N_cn[n]/9和ΔD_dl＝N_dl[n]/288，其中如图2所示N_cn[n]是在触发延迟线之前控制计数器步数的4比特值，并且N_dl[n]是限定延迟单元数量的5比特值。为了限定这两个数量，对于每一个d_c[n]，使用最小平均误差准则。更精确地，我们寻找以下函数的最小值，该最小值代表d_c[n]表示的相对误差：

${\Delta }_d=\frac{{\text{d}}_c\left[n\right]}{256}-(\frac{N_{\mathrm{cn}}\left[n\right]}{9}-\frac{N_{\mathrm{dl}}\left[n\right]}{288})---\left(1\right)$

该公式的解给出了N_cn[n]和N_dl[n]的256个值的集合，该集合导致图4所示的误差分布。可以在两个查找表中存储这些值，并且将这些值用于3相操作期间创建正确的增量部分。

在一示例中，将占空比输入的最高有效比特(MSB)部分发送至时钟逻辑，时钟逻辑可以对与该MSB值相等的时钟周期的数量进行计数以指示第一部分。非时钟逻辑可以使用该占空比输入的最低有效比特(LSB)部分来指示长度为部分时钟信号周期的第二部分。可以将第一和第二周期结合起来以产生DPWM输出。

例如，8比特占空比输入可以具有与0至7个时钟周期相对应的针对第一周期的3个最高有效比特，5个最低有效比特可以指示针对延迟的第二周期的从0/32至31/32的时钟周期。

每一个延迟单元可以提供时钟周期延迟的1/32。可以数字方式调整延迟单元以在过程和温度变化的情况下维持近似恒定的延迟。

可以使用延迟匹配电路来以数字方式调整延迟单元。在一实施例中，可以使用延迟线副本来测试延迟单元是快速运行、慢速运行还以以接近正确的速度运行。例如，当时钟信号具有准确的50％占空比时，延迟线副本可以使用固定周期(比如时钟周期、或者半时钟周期)来测试该测试信号在该固定周期中通过了多少个数字可编程延迟单元。如果测试信号通过延迟线上太多的延迟单元，则改变发往数字可调整延迟单元的数字信号以减少每一个延迟单元的延迟。如果测试信号通过延迟线副本中太少的数字可编程延迟单元，则调整发往数字可编程延迟单元的数字校正信号以增加延迟。

在一实施例中，描述自校准高频数字脉宽调制器(DPWM)，该调制器可以消除若干问题并且可以具有如下所列特征：

●可以用简单和低功率数字硬件来实施

●可以在非常大的可调整恒定开关频率范围上稳定工作，该范围从几kHz到几MHz

●可以具有线性和单调输入-输出特性

●在操作条件的整个范围，可以具有恒定的高分辨率以及完整范围的占空比值，即0至1。

不像本发明的一些实施例，其它DPWM架构没有在单一架构中将所有这些属性结合。因此，它们中的每一个都经受一个或者更多的问题，比如过多的功耗、低开关频率和/或分辨率、为了实现需要大芯片面积、运行的可变开关频率、以及不稳定运行。

图5示出了一实施例的新的数字脉宽调制器的一实施例的单输出8比特输入实现的框图。

该示例的DPWM包括：4比特环形计数器、占空逻辑电路、形成延迟线的延迟单元的集合、复用器、延迟匹配电路和置位-重置(SR)锁存器。通过8比特占空比输入d[n]来定义脉宽调制信号d(t)的占空比值，将4个最高有效比特(4-MSBs)＝d_msb[n]连接至占空逻辑块并且将4个最低有效比特(4-LSBs)＝d_lsb[n]连接至复用器。

图5的示例按如下方式工作。在每一个开关周期的起始处，将4比特双沿触发计数器在输出处产生零，4比特双沿触发计数器的时钟被定为所期望的开关频率8倍。占空比逻辑检测到该零输出，该零输出对RS锁存器进行置位并且输出信号d(t)为高。在d_msb[n]时钟周期之后，计数器的输出等于占空逻辑的输入的4-MSBs，导致被传递给延迟线的脉冲的创建，该延迟线的总延迟时间等于计数器时钟信号的周期，并且它的抽头与复用器相连接。当通过延迟线传播的信号到达由输入控制字的4-LSBs所选择的抽头时，复用器的输出变高，重置RS锁存器，并且输出d(t)为低，并且形成持续时间与输入d[n]成正比的脉冲。当环形计数器到达零并且再一次将RS锁存器置位时，新的开关周期开始。

延迟匹配电路可以动态地改变单元的延迟，以用时钟周期来匹配总延迟线传播时间，并且用这种方式消除针对基于分段的实现的非线性问题特性。

图6示出了一实施例的4比特可编程电流限制式延迟单元。该单元包括：共享相同偏置电流的五个电流镜像级，这五个电流镜像级的大小是对数形式的(W/L、W/L、2W/L、4W/L、以及8W/L)。从输入i传至输出Out的数字信号传播时间依赖于在节点A处观察到的对等效电容放电的电流量。通过延迟控制输入t_d[3:0]来实现可编程延迟时间，该延迟控制输入改变了并行运行的电流镜像的晶体管的数量，因此改变放电电流。在这种情况下，当导电晶体管的数量越大，则达成更快的传播时间(更小的延迟)。输入r用于重置延迟单元。

在基于延迟线的结构中，延迟单元的传播时间不是恒定的。它经常由于温度中的变化和IC工艺的改变而改变。在本发明以及基于分段延迟线的DPWM中，该改变可能导致占空比值对输入控制信号的非线性或者甚至非单调依赖，并且导致数字控制器的不可预测的行为。

图4所示的延迟匹配块动态地调整延迟线的传播时间，以补偿工艺和温度改变，并将DPWM特性进行线性化。匹配块将16个延迟单元的总传播时间设置为大约与DPWM时钟信号的周期相同(参见图2)，确保由d[n]的4-LSBs限定的占空比值的增加始终小于d[n]的4-MSBs的改变所引起的最小增量。

如图4所示，该系统可以包括：延迟线的“一半+1个单元”的副本、四个边沿触发D触发器、组合逻辑以及4比特寄存器(累加器)。对于本发明所示的DPWM由4比特计数器和16∶1 MUX构成的情况，延迟线的“一半+1单元”的副本仅具有与DPWM的十六个单元相同的9个延迟单元。在外部时钟的上升沿，创建起始信号，并且将该信号传过延迟线副本，该副本的第8和第9个单元(N/2以及N/2+1)与两个边沿触发的触发器相连接。然后，在1/2个时钟周期之后出现的紧接着的负沿处，创建选通信号，取得单元8和9的状态的“快照”，并且用简单数字逻辑来处理该快照。在快照触发器的输出处的两个零指示较慢的传播并且在数字逻辑的输出处产生1。作为结果，延迟控制寄存器的值t_d[3:0]增加，并且相应地单元的速度增加。在数字逻辑的输入处的两个一指示通过延迟单元的信号的传播太快并且引起t_c的减少。假定当快照值是10(二进制)并且频率寄存器保持不变时，DPWM的半周期与外部时钟相等。

应当注意到，在这种情况下，假定理想外部时钟具有正好50％的占空比。对于该情况来说，当应用非理想时钟信号时，本电路需要微小的修改。在这种情况下，可以用“全长+1”副本来替代延迟线，并且需要用时钟信号的两个正或者负的连续沿来创建选通信号。

除了之前提到和解决的以可变数量相进行的操作的问题之外，基于延迟单元并且需要在大的开关频率范围下工作的所有DPWM架构的一般问题还是线性性。

当计数器的最小时间增量和延迟单元的总传播时间之间的良好匹配没有达成时，可能出现非单调特性。作为结果，在特定工作点处，可能出现本地正反馈和稳定性问题。为了消除该问题，可以实施基于延迟锁定环(DLL)的结构。之前介绍的DLL的实施不是设计来用于在大的可编程频率范围上操作的，这是由于它们依赖于具有恒定时间增量的延迟单元。因此，它们不能用于需要在大的开关频率范围(例如，在100kHz和10MHz之间)上操作的控制器结构。在这种情况下，为了实现8比特分辨率，单元的延迟t_d＝1/(2⁸·f_clk)t_pd需要在390.6ps和39.06ns之间改变。常规电流限制式延迟单元也不适于该目标应用。在常规实施中，延迟线采用的功率与开关频率成正比。这是由于在较高频率处，需要具有与开关频率成线性正比的大偏置电流的电流源来产生小延迟。这意味着，如果使用常规单元，在最高频率处，控制器的功耗将是较低频率处的100倍。

为了允许在低功率电源中使用该可编程频率控制器，开发了如图8所示的功率高效双偏置延迟单元，所述可编程频率控制器通常以比高功率系统更高的开关频率运行，并且它的效率非常依赖于该控制器的功耗。在一实施例中，双偏置延迟电路由CMOS反相器和双电流镜像输入级构成，该双电流镜像输入级对节点a处观察到的等效电容进行放电。进入该单元的信号的传播时间与镜像级的瞬间电流i(t)_mirrored成反比。该电流被形成为由两个源产生的电流的缩放和，并且在延迟单元过渡期期间，它的值为：

i(t)_mirrored＝I_fine/K₁+I_coarse/K₂            (2)

其中K₁＞K₂。

这样，消除了在高开关频率下对具有大电流范围和高功率消耗的单一电流源的需要。通过将I_coarse设置为高值依然可以实现相对较高的电流i(t)_mirrored，该i(t)_mirrored确保延迟单元的短传播时间。当要求长传播时间时，可以减少I_coarse并且可以通过I_fine调整来实现精确的延迟调节。应当注意到，在本应用中，i(t)_mirrored对延迟线的功率消耗具有相对较小的影响。这是由于i(t)_mirrored仅在短的延迟单元状态迁移期间出现，并且在开关频率的目标范围中，它的平均值较小。该结构还提供了比基于常规延迟线的DPWM结构更准确的延迟时间调节以及明显更低的功率消耗。

对于大延迟来说，常规电流限制式延迟单元具有性能糟糕的延迟时间调节，这是由于低偏置电流的调整不准确。在这种情况下，该问题得到了最小化。此时，由于电流I_coarse和I_fine不在大范围内改变，可以仅通过减少I_coarse并且通过改变I_fine来实现对大延迟的精确调整。电流源I_coarse和I_fine可以是数字的。

图2中示出了延迟匹配控制逻辑块。它将通过32个延迟单元的传播时间δ(t)与DPWM的时钟周期进行比较。如果时钟周期较大，则减少延迟单元的偏置电流，并且如果时钟周期较快，则增加i(t)_mirrored。

为了以实验验证本发明中描述的新方法和架构的有效性，使用混合信号设计方法以标准0.18μm工艺在芯片上实现MDPWM控制器。占超过80％硅面积的电路的最大部分是数字的。从Verilog代码开始用自动化设计工具来构建它。设计的模拟部分包括ADC的输入差动级、用于ADC和MDPWM的延迟线以及用于MDPWM的偏置电路。图9示出了该芯片的布局，并且表I给出了其主要特征的总结。可以看出，相比于现有技术的模拟解决方案来说，它占用相对较小的硅面积并且具有非常低的功耗。

表I

重要的芯片参数

  MDPWM  频率：100KHz至10MHz  有效分辨度：11-bits  硬件分辨度：8-bits  硅面积：0.435mm²  ADC  转换时间：35ns  量化步：20mV/10mV  硅面积：0.052mm²  电流消耗  1.8mA@10MHz(VDD＝1.8V)

图10中示出了针对恒定的1.8V供电电压以及在100kHz和10MHz之间的开关频率改变的芯片电流消耗测量结果。它们验证了使用新结构可以实现功率消耗的显著减少。尽管开关频率增加了100倍，但是该芯片的电流纳入量(即功率消耗)仅增加了12倍，从0.15mA至1.8mA。这不仅允许将本发明用于高功率系统，还允许将其用于在便携式电子设备中使用的低功率SMPS，在所述便携式电子设备中，控制器IC消耗的功率对系统的整体效率具有非常显著的影响，并且希望将控制器IC消耗的功率变得尽可能小。

为说明和描述的目的已经提供了以上对本发明优选实施例的描述。该描述不是穷尽的并且并非意在将本发明局限于所公开的精确形式。为了最好的解释本发明的原理及其实际应用，选择并描述了很多实施例，从而使得本领域技术人员能够理解本发明的不同实施例以及适于所想到的特定用途的不同修改。本发明的范围意在由权利要求和它们的等价物所限定。