用于蚀刻半导体结构的具有脉冲样品偏压的脉冲等离子体系统

摘要

本发明描述一种用于蚀刻半导体结构的具有脉冲样品偏压的脉冲等离子体系统。在一实施例中，利用一脉冲等离子体处理而移除一部分的样品，其中该脉冲等离子体处理包括多个工作周期。在各个工作周期的开启状态过程中，施加负偏压至样品，而在各个工作周期的关闭状态过程中，施加零偏压至样品。在另一实施例中，通过应用连续等离子体处理以移除样品的第一部分，接着连续等离子体处理停止，并通过应用一脉冲等离子体处理以移除样品的第二部分。

说明书

技术领域

本发明涉及半导体结构及半导体设备。

背景技术

过去几年来，通过将半导体结构的特征结构(feature)经微缩化(scaling) 为极小的尺寸而大幅增进集成电路(ICs)(例如：用于计算的逻辑电路，及 用于信息储存的存储器电路)的效能及性能。然而，用于制造集成电路微缩化 的设备及处理几乎都存在有问题。半导体处理技术以及用于进行此种处理的设 备的持续进步已确保半导体产业对于微缩化的持续追求的幸存。

为了使半导体堆叠图案化成有意义的结构，通常是使用光刻/蚀刻处理。 目前的蚀刻处理包括：以一包括离子化气体(例如：等离子体)的系统来蚀刻 半导体堆叠。等离子体蚀刻处理对于具有细微特征结构的多个相邻结构的蚀刻 是特别有用的。然而，随着对特征结构尺寸及间隔的更严苛的要求，等离子体 蚀刻处理自身的限制也显现出。

等离子体蚀刻的一可能限制是有关于在单一样品中的多个半导体结构之 间存在有多种间隔的IC的制造。举例来说，蚀刻速率根据图案密度而定，这 现象称为「微负载(micro-loading)」。在非常小的尺寸中，特别是在高深宽 比(aspect ratio)体系中，经图案化而具有高密度(即，特征结构之间的间隔 较小)的材料的蚀刻速率会较经图案化而具有低密度(即，特征结构之间的间 隔较大)的相同材料的蚀刻速率还来的低。因此，可能需要「过蚀刻(over-etch)」 才能完全将单一样品中的各种结构蚀刻掉，也就是说，当未完全蚀刻的区域继 续进行蚀刻处理时，首先完成蚀刻的区域也会继续暴露于蚀刻处理。在此种实 例中，过蚀刻对于最终的半导体结构具有不利的影响。

参照「第1图」，为特定半导体结构的蚀刻速率与单一样品(其中发生有 微负载现象)中的各种半导体结构的密度(即，特征结构之间的间隔)两者之 间的关联性的图表。如图所示，随着关联线的斜率降低，则蚀刻速率随着密度 的增加而降低。参照「第2A图」，半导体堆叠200包括一基板202、一半导 体层204及一掩模206。参照「第2B图」，利用等离子体蚀刻处理而将掩模 206的图案蚀刻进入半导体层204。半导体堆叠200的蚀刻过程中会发生微负 载现象，因此使得半导体层204在低密度区域208的蚀刻速率高于中密度区域 210及高密度区域212，如「第2B图」所示。参照「第2C图」，半导体堆叠 200上所进行的蚀刻处理在低密度区域208先完成，其早于中密度区域210及 高密度区域212。因此，当较高密度区域蚀刻完成时，低密度区域208中的结 构会暴露于过蚀刻。参照「第2D图」，在过蚀刻过程中，较低密度区域中的 结构上可能会发生有害的底切214。如「第2D图」所示，底切214可随着密 度而改变，其取决于特定区域所承受的过蚀刻程度。

因此，此处描述一种用于蚀刻半导体结构的方法，以及在其内部执行该方 法的系统。

附图说明

第1图，绘示根据现有技术的蚀刻速率相对于结构密度的关联图式。

第2A～D图，绘示根据现有技术而在半导体堆叠上进行蚀刻处理的微负载 效应的剖面视图。

第3图，绘示根据本发明的实施例的蚀刻速率相对于结构密度的关联图 式。

第4A～C图，绘示根据本发明的实施例而在半导体堆叠上进行具有脉冲样 品偏压的脉冲蚀刻处理的微负载效应大幅降低的剖面视图。

第5A图为流程图，第5B图为波形，两者皆表示根据本发明的实施例的 具有脉冲样品偏压的脉冲蚀刻处理的一系列步骤。

第6A～F图，绘示根据本发明的实施例的第5A图的流程图的步骤执行在 半导体堆叠上的剖面视图。

第7A～C图，绘示根据本发明的实施例的连续等离子体蚀刻处理/具有脉 冲样品偏压的脉冲等离子体蚀刻处理执行在半导体堆叠上的剖面视图。

第8图，绘示根据本发明的实施例的具有脉冲样品偏压的脉冲等离子体蚀 刻处理的一系列步骤的流程图。

第9A～D图，绘示根据本发明的实施例的第8图的流程图的步骤执行在半 导体堆叠上的剖面视图。

第10图，绘示根据本发明的实施例而在其中进行具有脉冲样品偏压的脉 冲等离子体蚀刻处理的一系统。

第11A～B图，绘示根据本发明的实施例的第10图的系统的腔室分别处于 等离子体开启状态及等离子体关闭状态。

第12A～D图，绘示根据本发明的实施例的第10图的系统的腔室分别处于 等离子体开启/偏压关闭状态、等离子体开启/偏压开启状态、等离子体关闭/ 偏压开启状态及等离子体关闭/偏压关闭状态。

具体实施方式

此处描述一种用于蚀刻半导体基板的方法及系统。在下方说明中，提出数 种特定细节(例如特定的尺寸及化学配置)以对本发明提供贯穿了解。明显的 是，对于熟悉该技术领域的人士来说，本发明在无该些特定细节下也可实行。 在其它实例中，并未详细描述已知的处理步骤，例如图案化步骤及湿式化学清 洗，以避免对本发明产生不必要的混淆。再者，绘示在图式中的多种实施例仅 为概要表示，而并无按比例绘制。

此处所公开的是用于蚀刻半导体结构的脉冲等离子体方法及其相应系统。 通过采用脉冲等离子体处理而可将样品的一部分移除，其中脉冲等离子体处理 包括多个工作周期(duty cycle)。根据本发明的实施例，在各个工作周期的 开启(ON)状态下，施加负偏压至基板，而在各个工作周期的关闭(OFF) 状态下，则施加零偏压至基板。在一特定实施例中，通过应用连续等离子体处 理而将样品的第一部分移除，接着，连续等离子体处理结束，再通过具有脉冲 样品偏压的脉冲等离子体处理而移除样品的第二部分。

通过在蚀刻处理过程中重复脉冲该等离子体，则可以缓和蚀刻速率取决于 结构密度的程度。在等离子体的开启状态过程中(即，当等离子体为离子化气 体的形式时)，且因此在等离子体蚀刻处理中的半导体材料的初级蚀刻阶段中， 形成蚀刻副产物。随着在较高密度区域中进行蚀刻处理，这些副产物以较慢的 速率离开样品(相对于在样品的较低密度区域)。因此，在持续的开启状态下， 蚀刻副产物会阻碍蚀刻处理而朝向微负载发展。然而，在关闭状态下，这些副 产物会自所有区域移除而不竞争进行蚀刻处理。进行多个工作周期(即，开启 /关闭状态的周期)以在整个样品上用实质相同的蚀刻速率来蚀刻半导体材料， 而不用顾及结构密度。「第3图」绘示根据本发明的实施例而在脉冲等离子体 蚀刻处理过程中的蚀刻速率与结构密度之间的关联图式。如图所示为关联线的 可忽略的斜率，随着密度的增加，蚀刻速率实质相同。以此方式所蚀刻的半导 体材料可承受过蚀刻的较少伤害，这是因为样品的所有部分的蚀刻处理是在实 质相同的时间下完成。

在脉冲等离子体蚀刻处理的工作周期的开启状态下，正电荷会传给待蚀刻 的样品。在部分实例中，样品的正电荷是实质足够以使得由等离子体射出的带 正电蚀刻物质被部分地偏向。此种蚀刻物质的偏向会造成蚀刻入特定样品中的 特征结构呈现有害的底切现象。通过在蚀刻处理过程中，以负电荷来对样品产 生偏压，则可以缓和带正电的粒子的偏向。另一方面，在脉冲等离子体蚀刻处 理的工作周期由开启状态切换至关闭状态的过渡时期，若样品为负偏压，则可 以抑制带负电的粒子自等离子体释出。通过在工作周期的关闭状态对样品产生 负偏压，且因此不对等离子体放电时释出的带负电粒子产生排斥，则可达到等 离子体放电的较短时间。另外，带负电物质会促成蚀刻处理，因而增进蚀刻处 理。因此，根据本发明的实施例，脉冲样品偏压处理与脉冲等离子体处理平行 进行。也就是说，在脉冲等离子体蚀刻处理中，在工作周期的开启状态下，样 品为负偏压，在关闭状态下，样品则为零偏压。

半导体堆叠的蚀刻可通过具有脉冲样品偏压的脉冲等离子体蚀刻处理来 进行。「第4A～4C图」是绘示根据本发明的实施例而在半导体堆叠上进行具 有脉冲样品偏压的脉冲蚀刻处理对于微负载现象的大幅降低的效应的剖面视 图。

参照「第4A图」，半导体堆叠400包括一基板402、一蚀刻层404及一 掩模406。掩模406被图案化而包括低密度区域408、中密度区域410以及高 密度区域412。半导体堆叠400可包括较大复杂性的材料层及/或图案类型的堆 叠，但图中所示仅作为说明的目的。

基板402可以包括任何可耐受制作过程且半导体层可适当地设置在其上 的材料。在一实施例中，基板402包括以第IV元素为基础的材料，例如结晶 硅、锗或硅/锗。在一实施例中，基板402中的硅原子的原子浓度大于99％。 在另一实施例中，基板402包括第III-V族的材料，例如但不限于为氮化镓、 磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其混合 物。在一选择性实施例中，基板402包括在一清楚结晶状基板上生长出一外延 层，例如：在硼掺杂块体硅单结晶基板上生长出硅外延层。基板402也可包括 一位于块体结晶基板与外延层之间的绝缘层，例如形成一绝缘层上覆硅(SOI) 基板。在一实施例中，绝缘层包括一材料，该材料选自由二氧化硅、氮化硅、 氮氧化硅及高介电常数(k)的介电层所组成的群组。在另一实施例中，基板 402包括一直接邻近蚀刻层404所设置的上绝缘层。

基板402也可额外包括载流子掺杂杂质原子(charge-carrier dopant impurity atom)。举例来说，根据本发明的一实施例，基板402包括硅及/或锗，且载 流子掺杂杂质原子选自由硼、砷、铟、锑或磷所组成的群组。在另一实施例中， 基板402包括第III-V族材料，且载流子掺杂杂质原子选自由碳、硅、锗、氧、 硫、硒或碲所组成的群组。

蚀刻层404包括任何可适当地图案化成为清楚界定的半导体结构的阵列 的材料。根据本发明的一实施例，蚀刻层404可以包括以第IV族为基础的材 料，或是第III-V族材料，例如上方所讨论与基板402相关的材料。另外，蚀 刻层404包括任何可适当地图案化成为清楚界定的半导体结构的阵列的形态 结构。在一实施例中，蚀刻层404的形态结构选自由非晶、单晶及多晶所组成 的群组。在一实施例中，蚀刻层404包括载流子掺杂杂质原子，例如上方所讨 论与基板402相关的材料。

就其本身而言，蚀刻层404的组成不需限制为半导体材料。根据本发明的 一选择性实施例，蚀刻层404包括金属层，例如但不限于为铜、铝、钨、金属 氮化物、金属碳化物、金属硅化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、 镍或导电金属氧化物，例如氧化钌。在本发明的又一实施例中，蚀刻层404 包括一绝缘层。在一实施例中，蚀刻层404包括选自由二氧化硅、氮氧化硅及 氮化硅所组成的群组的绝缘材料。在另一实施例中，蚀刻层404包括高k介电 层，其选自由氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、 钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽及铌酸铅锌所组成的群组。

掩模406可包括任何适于通过光刻处理或直写(direct-write)处理而图案 化的材料。在一实施例中，掩模406包括光刻胶材料。在一特定实施例中，光 刻胶材料是用于光刻处理，并选自由正型光刻胶及负型光刻胶所组成的群组。 掩模406可更包括一适于阻挡等离子体蚀刻处理(例如用于图案化蚀刻层404 的等离子体蚀刻处理)的材料。因此，根据本发明的另一实施例，掩模406 也包括一硬质掩模层，该硬质掩模层选自由二氧化硅、氮氧化硅、氮化硅及金 属薄膜所组成的群组。

参照「第4B图」，掩模406的图案通过具有脉冲样品偏压的脉冲等离子 体蚀刻处理而蚀刻入蚀刻层404中，以形成部分图案化的蚀刻层414。在适当 条件下，当使用具有脉冲样品偏压的脉冲等离子体处理时，根据本发明的一实 施例，所有密度区域408、410、412的蚀刻速率实质相近，如「第4B图」所 示。具有脉冲样品偏压的脉冲等离子体处理包含多个工作周期，其中各个工作 周期代表蚀刻等离子体的一开启状态及一关闭状态的组合。在工作周期的开启 状态下，对样品施加负偏压，在工作周期的关闭状态下，对样品施加零偏压。 一个工作周期包括一个开启状态及一个关闭状态，其中开启状态及关闭状态的 持续时间适于针对密度区域408、410、412以实质相近的蚀刻速率而将掩模 406的图案转移至蚀刻层404。根据本发明的一实施例，各个工作周期的开启 状态部分为工作周期的5～95％，在一特定实施例中，各个工作周期的开启状 态部分为工作周期的65～75％。在另一实施例中，多个工作周期的频率为介于 1Hz～200kHz，即各个工作周期的持续时间为5微秒～1秒。在一特定实施例中， 多个工作周期的频率为50kHz，且各个工作周期的开启状态部分为70％。在工 作周期的开启状态过程中施加至半导体堆叠400的负偏压应足以缓和由等离 子体释出的带正电蚀刻物质的偏向。根据本发明的一实施例，在工作周期的开 启状态过程中施加至半导体堆叠400的负偏压介于5～1000瓦(Watts)。在一 特定实施例中，在工作周期的开启状态过程中施加至半导体堆叠400的负偏压 介于100～200瓦。

可产生一用于具有脉冲样品偏压的脉冲等离子体处理中以蚀刻一蚀刻层 404的等离子体的方法包括任何适于在足以符合工作周期的开启状态的持续 时间以点燃并维持等离子体的方法。举例来说，根据本发明的一实施例，产生 等离子体的方法包括产生一等离子体，该等离子体选电子回旋共振(ECS)等 离子体、螺旋波等离子体、感应耦合等离子体(ICP)及表面波等离子体所组 成的群组。在一特定实施例中，用于产生等离子体的方法包括在Applied Material^TM AdvantEdge G3etcher中产生一感应耦合等离子体。

所产生的用于具有脉冲样品偏压的脉冲等离子体蚀刻处理的等离子体包 括任何反应气体，该些反应气体适于产生离子及反应性自由基以移除部分的蚀 刻层404而不会对掩模406的图案造成不利影响。举例来说，根据本发明的一 实施例，反应气体包括卤化物物质，用于蚀刻硅系(silicon-based)材料。在 一特定实施例中，反应气体包括近似比例为300∶50∶12的HBr、He物质及 70％/30％He/O₂混合物，且脉冲等离子体用于蚀刻非晶硅、多晶硅或单晶硅。 在另一实施例中，反应气体包括氟碳化合物，并用于蚀刻介电层。在一特定实 施例中，反应气体包括物质CF₄，且脉冲等离子体用于蚀刻二氧化硅或碳掺杂 氧化硅。反应气体可包括一适于提供受控蚀刻速率的压力。在一实施例中，压 力介于1～100毫托(mTorr)。在另一实施例中，压力介于3～100毫托。在一 特定实施例中，反应气体包括HBr、He及O₂，反应气体的压力介于30～50毫 托，多晶硅的蚀刻速率则介于500～6000埃/分(Angstroms/minute)。

参照「第4C图」，上述的具有脉冲样品偏压的脉冲等离子体处理持续直 到部分图案化的蚀刻层414变成图案化的蚀刻层424为止。通过使用上述具有 脉冲样品偏压的脉冲等离子体蚀刻处理直到蚀刻层404的蚀刻完成，且在密度 区域408、410、412的蚀刻处理在实质相同的时间完成。因此，仅需要微不足 道的过蚀刻来形成图案化的蚀刻层424。因此，图案化的蚀刻层424的各种结 构的不利底切现象会大幅缓和，如「第4C图」所示的底切现象的不存在。

具有脉冲样品偏压的脉冲等离子体蚀刻处理的工作周期中的开启状态及 关闭状态的持续时间以相应于蚀刻副产物的形成及移除为目标。「第5A图」 为流程图，「第5B图」为波形，这些图式皆代表根据本发明的一实施例的具 有脉冲样品偏压的脉冲等离子体蚀刻处理的此种一系列目标步骤。「第6A～6D 图」绘示在半导体堆叠上执行「第5A图」的流程图的步骤的剖面视图。

参照流程图500的步骤502，且相符于「第6A图」，在具有脉冲样品偏 压的脉冲等离子体蚀刻处理的开始时，半导体堆叠600包括一基板602、一蚀 刻层604及一掩模606。掩模606经图案化而具有低密度区域608、中密度区 域610及高密度区域612。基板602、蚀刻层604及掩模606可以包括参照「第 4A图」描述关于基板402、蚀刻层404及掩模406的任何材料。半导体堆叠 600可包括较大复杂度的材料层及/或图案类型的堆叠，但此处所示的方式仅作 为示例性。

参照流程图500的步骤504，且相符于「第6B图」，在具有脉冲样品偏 压的脉冲等离子体蚀刻处理中的工作周期的开启状态过程中，掩模606的图案 被部分蚀刻至蚀刻层604中，以形成部分图案化的蚀刻层614A。等离子体蚀 刻物质620可接近蚀刻层604的未屏蔽部分，而由掩模606所遮蔽住的蚀刻层 604的屏蔽区域则受到保护而免受等离子体蚀刻物质620作用，如「第6B图」 所示。蚀刻副产物616则在半导体堆叠600的反应区域618中产生。

蚀刻物质620可包括任何带电物质及由用于脉冲等离子体蚀刻处理的等 离子体所释出的反应性中性物。举例来说，根据本发明一实施例，蚀刻物质 620包括带正电离子及自由基。在一实施例中，反应气体包括HBr、He及O₂， 且蚀刻物质620选自由H⁺、Br⁺、He⁺、O⁺、H、Br及O所组成的群组。在另 一实施例中，反应气体包括氟碳化合物，且蚀刻物质620选自由F⁺、CF⁺及 CF₂⁺，以及CF₃⁺、F、CF、CF₂以及CF₃所组成的群组。蚀刻副产物616可包 括来自半导体层604及蚀刻物质620的原子的任意组合。在一特定实施例中， 蚀刻物质616包括卤化物阳离子X⁺及/或卤化物自由基X(X＝F、Cl、Br)， 半导体层604包括硅原子，蚀刻副产物616包括选自由中性物质SiX_n所组成 的群组的副产物，其中n为1、2、3或4。

工作周期的开启状态的持续时间经选择以使得蚀刻效率最大化，并能够使 部分图案化的蚀刻层614A的所有密度区域608、610及612的蚀刻速率维持 实质相近。如「第6B图」所示，蚀刻副产物616至少一段时间被形成并存在 于部分图案化的蚀刻层614A的部分蚀刻特征结构中(即，反应区域618内)。 反应区域618为半导体堆叠600中邻近蚀刻副产物616形成的区域，而蚀刻副 产物616的形成会干涉等离子体蚀刻物质620。也就是说，在开启循环的使用 期间，随着蚀刻副产物616在反应区域618中的增加，等离子体蚀刻物质620 会被妨碍而无法接近部分图案化的蚀刻层614A的未屏蔽部分。此种等离子体 蚀刻物质620的妨碍在高结构密度区域较为严重(相较于低结构密度区域)， 因而降低高结构密度区域的蚀刻速率(相较于低结构密度区域的蚀刻速率)。 因此，根据本发明的一实施例，具有脉冲样品偏压的脉冲等离子体蚀刻处理的 工作周期的开启状态经选择以小于或至多符合一时间，在该时间下产生足够量 的蚀刻副产物以降低高密度区域的蚀刻速率(相对于低密度区域)。在一实施 例中，开启状态的持续时间经选择以实质符合一时间，而在该时间下，部分图 案化的蚀刻层604的蚀刻速率取决于掩模606的图案密度。在一实施例中，开 启状态的持续时间足够短，以实质抑制反应区域618中的微负载现象。在一实 施例中，开启状态的持续时间处于参照「第4B图」的工作周期的开启状态的 时间范围内。在工作周期的开启状态下施加至半导体堆叠600的负偏压应足以 缓和自等离子体释出的带正电蚀刻物质的偏向。根据本发明的一实施例，在工 作周期的开启状态下施加至半导体堆叠600的负偏压介于5～1000瓦。在一特 定实施例中，在工作周期的开启状态下施加至半导体堆叠600的负偏压介于 100～200瓦。

参照流程图500的步骤506，且相符于「第6C图」，等离子体处于关闭 状态，因此，蚀刻物质620不再存在于半导体堆叠600的反应区域618。如「第 6C图」所示，蚀刻副产物616自反应区域618移除，且半导体堆叠600为零 偏压。

工作周期的关闭状态的持续时间经选择以允许有足够的时间来将蚀刻副 产物616自反应区域618移除(即，消除或排除)。在开启状态过程中，如上 所述，蚀刻副产物616形成在反应区域618中。此外，在等离子体的开启状态 转移至关闭状态的过渡时期，当等离子体气体中和时，其带负电的离子会自等 离子体气体释出，因而产生新的蚀刻物质。这些新的蚀刻物质会更进一步促成 反应区域618中的蚀刻副产物的量。

在工作周期的关闭状态初期，反应区域618内的蚀刻副产物616的浓度实 质大于反应区域618外的蚀刻副产物616的浓度。因此，会形成一自然扩散梯 度，则蚀刻副产物616会扩散至反应区域618外。此过程可以通过额外的压力 梯度来增进。也就是说，伴随着在开启状态过程中的蚀刻副产物616的增长， 反应区域618内的压力可变成大于反应区域618外的压力，因而促进蚀刻副产 物616的排出。因此，根据本发明的实施例，具有脉冲样品偏压的脉冲等离子 体蚀刻处理中的工作周期的关闭状态经选择而具有足够长的持续时间，以实质 促使蚀刻副产物616自反应区域618移除。在另一实施例中，蚀刻副产物616 的移除量为足够，因此，仍存在于反应区域618中的任何蚀刻副产物616不会 实质干涉在接续工作周期的开启状态过程中的蚀刻物质。在此种实施例中，关 闭状态的持续时间经选择以实质符合一时间，在该时间之时，超过50％的蚀刻 副产物616已自反应区域618移除。在另一实施例中，关闭状态的持续时间经 选择以实质符合一时间，在该时间之时，超过75％的蚀刻副产物616已自反应 区域618移除。在一选择性实施例中，关闭状态的持续时间处于参照「第4B 图」讨论的工作周期的关闭状态的时间范围。

参照流程图500的步骤508，且相符于「第6D-E图」，在接续的具有脉 冲样品偏压的脉冲等离子体蚀刻处理的工作周期过程中，掩模606的图案持续 蚀刻入蚀刻层604中，以形成更为广泛蚀刻的部分蚀刻的蚀刻层614B。重复 工作周期(即，步骤508)直到已蚀刻期望量的蚀刻层604。因此，根据本发 明的一实施例，一部分的蚀刻层604通过由包括多个工作周期的脉冲等离子体 蚀刻处理而移除。在工作周期的开启状态过程中，对样品施加负偏压，而在工 作周期的关闭状态过程中，则对样品施加零偏压。「第5B图」以波形绘示工 作周期的时间线。

参照流程图500的步骤510，且相符于「第6F图」，在移除期望量的蚀 刻层604之后，具有脉冲样品偏压的脉冲等离子体蚀刻处理结束。通过使用具 有脉冲样品偏压的脉冲等离子体蚀刻处理以完成蚀刻层604的蚀刻，则密度区 域608、610及612的蚀刻处理可在相同时间下完成。因此，仅需要可忽略量 的过蚀刻以形成图案化的蚀刻层624。这样，可大幅缓和图案化的蚀刻层624 的各种结构的不利底切现象，其可由「第6F图」的缺乏底切现象可见。可通 过任一适当因素来决定何时结束具有脉冲样品偏压的脉冲等离子体蚀刻处理。 举例来说，根据本发明的一实施例，通过在预定的时间结束工作周期的重复， 以决定具有脉冲样品偏压的脉冲等离子体蚀刻处理的结束。在一选择性实施例 中，可通过侦测在蚀刻层604的蚀刻完成时的蚀刻副产物616的改变以及基板 602的顶表面的相应暴露来决定具有脉冲样品偏压的脉冲等离子体蚀刻处理 的结束。在另一实施例中，可利用干涉术以量测沟槽(trench)的深度来决定 具有脉冲样品偏压的脉冲等离子体蚀刻处理的结束。

具有脉冲样品偏压的脉冲等离子体蚀刻处理可结合连续等离子体蚀刻处 理。举例来说，直到半导体堆叠的一部分已被蚀刻之前，半导体堆叠的不同密 度区域的蚀刻速率差别可能并不显著，这是因为蚀刻处理在高深宽比的图案中 可能遭受更为严重的微负载。因此，较为有效的是，先施加一连续等离子体以 蚀刻半导体堆叠的第一部分，直到达到特定的深度，再接着施加具有脉冲样品 偏压的脉冲等离子体蚀刻处理以移除半导体堆叠的第二部分。根据本发明的一 实施例，以连续等离子体蚀刻处理来蚀刻半导体堆叠直到达到期望深度，接着， 半导体堆叠的蚀刻通过具有脉冲样品偏压的脉冲等离子体蚀刻处理来完成。在 一实施例中，连续等离子体蚀刻处理/具有脉冲样品偏压的脉冲等离子体蚀刻 处理用于增加单一晶片处理工具中的晶片产率。根据本发明一实施例的此种连 续等离子体蚀刻处理/具有脉冲样品偏压的脉冲等离子体蚀刻处理被绘示于 「第7A～C图」。以掩模712图案化的蚀刻层704(「第7A图」)通过由连 续等离子体蚀刻处理而部分图案化(「第7B图」)。接着利用具有脉冲样品 偏压的脉冲等离子体蚀刻处理以完成蚀刻层704的蚀刻，也就是说，直到蚀刻 结束于蚀刻终止层706为止，如「第7C图」所示。在一实施例中，等离子体 蚀刻处理由连续转变为脉冲的深度为最高结构密度的区域的间隔宽度的0.5～4 倍。在一实施例中，深度经选择以实质等于最高结构密度的区域的间隔宽度， 也就是说，当最高密度结构已达到深宽比1。

「第8图」为一流程图，显示根据本发明的一实施例的一系列步骤，其结 合连续等离子体蚀刻处理以及具有脉冲样品偏压的脉冲等离子体蚀刻处理。 「第9A～D图」绘示「第8图」的流程步骤执行在较为复杂的半导体堆叠上的 剖面视图。

参照流程图800的步骤802，且相符于「第9A图」，在一连续/脉冲等离 子体蚀刻处理起始时，半导体堆叠900包括一基板902、二蚀刻层904、908、 二介电层906、910及一掩模912。基板902、蚀刻层904、908及掩模912包 括任何参照「第4A图」所描述的基板402、蚀刻层404及掩模406的材料。 半导体堆叠900可包括较为复杂或较不复杂的材料层的堆叠，此处所示的方式 仅作为说明之用。在一实施例中，半导体堆叠900包括多晶硅/SiON/多晶硅 /SiO₂，如典型的闪存堆叠中可见者。

介电层906、910可包括任何适于绝缘半导体堆叠的导电部分的材料。在 一实施例中，介电层906、910可包括选自由二氧化硅、氮氧化硅及氮化硅所 组成的群组的绝缘材料。在另一实施例中，介电层906、910可包括选自由氧 化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸 锶、氧化钇、氧化铝、氧化铅钪钽及铌酸铅锌所组成的群组的高k介电层。

参照流程图800的步骤804，且相符于「第9B图」，利用连续等离子体 处理以将掩模912的图案蚀刻入蚀刻层904中，而形成部分图案化的蚀刻层 914。在半导体堆叠900的第一部分的各个密度区域中的蚀刻速率差异并不显 著的情况下，连续等离子体蚀刻处理则足以蚀刻该蚀刻层904。产生用于连续 等离子体处理中以形成部分图案化的蚀刻层914的等离子体的方法可包括任 何适于在足以符合连续蚀刻处理的持续时间以点燃并维持等离子体的方法。举 例来说，根据本发明的一实施例，产生连续等离子体的方法包括产生一等离子 体，该等离子体选自由电子回旋共振(ECS)等离子体、螺旋波等离子体、感 应耦合等离子体(ICP)及表面波等离子体所组成的群组。在一特定实施例中， 用于产生连续等离子体的方法包括在Applied Material^TM AdvantEdge G3etcher 中产生一感应耦合等离子体。

参照流程图800的步骤806，且相符于「第9B图」，通过任何适当的因 素来决定何时可结束连续等离子体处理。举例来说，根据本发明的一实施例， 基于待蚀刻的材料的特质而在一预定时间结束以决定连续等离子体蚀刻处理 的结束。在一选择性实施例中，通过侦测在蚀刻层904的蚀刻完成时的蚀刻副 产物改变以及介电层906的顶表面的相应暴露(即，通过侦测蚀刻终点)而决 定连续等离子体蚀刻处理的结束。在一实施例中，通过在连续蚀刻处理过程中 所产生的化学物质组的实时组成(real-time composition)来决定连续等离子体 蚀刻处理的结束。参照「第9C图」，在蚀刻层904的蚀刻之后，介电层906 的暴露部分被移除以形成图案化的介电层916。根据本发明的一实施例，介电 层906的暴露部分的移除通过一蚀刻处理来进行，该蚀刻处理选自由湿式蚀刻 处理、连续等离子体蚀刻处理及脉冲等离子体蚀刻处理所组成的群组。

参照流程图800的步骤808、810及812，且相符于「第9C～D图」，掩 模912的图案持续蚀刻入半导体堆叠800中。在此时，由于半导体堆叠900 的第一部分已被蚀刻，蚀刻层908的不同密度区域的蚀刻速率差异为显著的， 故需要应用脉冲等离子体蚀刻处理。因此根据本发明的一实施例，具有脉冲样 品偏压的脉冲等离子体蚀刻处理用于图案化蚀刻层908以形成图案化的蚀刻 层918。可重复工作周期(即，步骤712)直到期望量的蚀刻层908已被蚀刻。 因此，根据本发明的一实施例，利用连续蚀刻等离子体处理以对半导体堆叠 900的第一部分进行图案化，并利用包括多个工作周期的脉冲等离子体蚀刻处 理来对半导体堆叠900的第二部分进行图案化。在工作周期的开启状态过程中 对样品施加负偏压，而在工作周期的关闭状态过程中则对样品施加零偏压。

参照流程图800的步骤814，且相符于「第9D图」，在移除期望量的蚀 刻层908之后，具有脉冲样品偏压的脉冲等离子体蚀刻处理结束。通过使用具 有脉冲样品偏压的脉冲等离子体蚀刻处理以完成蚀刻层908的蚀刻，则各个密 度区域的蚀刻处理可在实质相同时间下完成。因此，仅需要可忽略量的过蚀刻 以形成图案化的蚀刻层918。这样，可大幅缓和图案化的蚀刻层918的各种结 构的不利底切现象，其可由「第9D图」的缺乏底切现象可见。可通过任一适 当因素来决定何时结束具有脉冲样品偏压的脉冲等离子体蚀刻处理。举例来 说，根据本发明的一实施例，通过在预定的时间结束工作周期的重复，以决定 具有脉冲样品偏压的脉冲等离子体蚀刻处理的结束。在一选择性实施例中，可 通过侦测在蚀刻层908的蚀刻完成时的蚀刻副产物的改变以及介电层910的顶 表面的相应暴露来决定具有脉冲样品偏压的脉冲等离子体蚀刻处理的结束。

可通过循环式的连续/脉冲等离子体蚀刻处理以将上述的连续及脉冲等离 子体蚀刻处理的组合方法应用至更为复杂的材料堆叠。举例来说，根据本发明 的一实施例，半导体堆叠的第一部分通过第一连续等离子体蚀刻处理而图案 化；半导体堆叠的第二部分通过具有脉冲样品偏压的第一脉冲等离子体蚀刻处 理而图案化；半导体堆叠的第三部分通过第二连续等离子体蚀刻处理而图案 化；半导体堆叠的第四部分通过具有脉冲样品偏压的第二脉冲等离子体蚀刻处 理而图案化。在一特定实施例中，半导体堆叠900的蚀刻层904也通过第一连 续等离子体蚀刻处理以图案化，接着再进行具有脉冲样品偏压的第一脉冲等离 子体蚀刻处理。之后，蚀刻层908通过第二连续等离子体蚀刻处理以图案化， 并接着再进行具有脉冲样品偏压的第二脉冲等离子体蚀刻处理。

具有脉冲样品偏压的脉冲等离子体蚀刻处理可以在任何适于在接近样品 处提供蚀刻等离子体以进行蚀刻的处理设备中进行。「第10图」绘示根据本 发明的一实施例而进行具有脉冲样品偏压的脉冲等离子体蚀刻处理的系统。

参照「第10图」，用于进行脉冲等离子体蚀刻处理的系统1000包括一腔 室1002，该腔室1002配备有样品承接器1004。一抽气装置1006、一气体入 口装置1008及一等离子体点燃装置1010耦接至腔室1002。电压源1014与样 品承接器1004耦接。计算装置1012与等离子体点燃装置1010及电压源1014 耦接。系统1000可额外包括耦接至腔室1002的侦测器1016。计算装置1012 也可以与抽气装置1006、气体入口装置1008及侦测器1016耦接，如「第10 图」所示。

腔室1002及样品承接器1004可包括任何适于含有一离子化气体(即，等 离子体)的反应室及样品定位装置，并使样品靠近离子化气体或自其释出的带 电物质。抽气装置1006可以为任何对腔室1002进行抽气及使其压力降低的装 置。气体入口装置1008可以为任何适于将反应气体注入腔室1002中的装置。 等离子体点燃装置1010可以为任何适于将源自气体入口装置1008所注入腔室 1002的反应气体的等离子体点燃的装置。侦测器1016可以为任何适于侦测处 理步骤终点的装置。在一实施例中，系统1000包括一腔室1002、一样品承接 器1004、一抽气装置1006、一气体入口装置1008、一等离子体点燃装置1010 及一侦测器1016，其类似或相同于Applied Material^TM AdvantEdge G3etcher 中所包括的。

计算装置1012包括处理器及存储器。根据本发明的一实施例，计算装置 1012的存储器包括用于控制等离子体点燃装置1010以在具有脉冲样品偏压的 脉冲等离子体蚀刻处理中切换等离子体在开启状态及关闭状态之间的一指令 组。在一实施例中，该指令组包括机器可操作的程序代码，并对多个工作周期 产生作用，其中各个工作周期代表等离子体的一开启状态及一关闭状态的组 合。计算装置1012的存储器也包括用于控制电压源1014切换在负偏压与零偏 压之间的一指令组。在等离子体的开启状态下，负偏压被施加至样品承接器 1004，在等离子体的关闭状态下，零偏压被施加至样品承接器1004。在一特 定实施例中，用于控制等离子体点燃装置1010的指令组包括针对各个工作周 期的时序指令，以使得开启状态占工作周期的持续时间的5～95％。在一实施 例中，用于控制等离子体点燃装置1010的指令组包括针对各个工作周期的时 序指令，以使得开启状态占工作周期的持续时间的65～75％。在另一实施例中， 用于控制等离子体点燃装置1010的指令组包括时序指令，因而使得多个工作 周期的频率介于1Hz～200kHz之间，即，各个工作周期的持续时间介于5微秒 ～1秒。在一特定实施例中，用于控制等离子体点燃装置1010的指令组包括时 序指令，因而使得多个工作周期的频率为50kHz，且各个工作周期包括开启状 态的部分为70％。在一实施例中，在工作周期的开启状态下通过电压源1014 施加至样品承接器1004的负偏压介于5～1000瓦。在一特定实施例中，在工作 周期的开启状态下通过电压源1014施加至样品承接器1004的负偏压介于 100～200瓦。

「第11A～B图」绘示根据本发明的一实施例的「第10图」的系统的腔室 分别处于等离子体开启状态及等离子体关闭状态。参照「第11A图」，系统 1000的腔室1002包括一处于开启状态下的等离子体1100，且该等离子体1100 接近样品承接器1004上的一样品1102。反应区域1104直接邻近于样品1102。 在蚀刻处理期间，至少在一段时间内，蚀刻副产物形成在并存在于反应区域 1102中。因此，根据本发明的一实施例，用于控制等离子体点燃装置1010的 指令组包括时序指令，因而使得开启状态的持续时间为足够短以实质抑制反应 区域1104内的微负载现象。参照「第11B图」，系统1000的腔室1002包括 处于关闭状态下的等离子体(即，中性反应气体)。根据本发明的一实施例， 用于控制等离子体点燃装置1010的指令组包括时序指令，因而使得脉冲等离 子体蚀刻处理的工作周期的关闭状态经选择而具有足够长的持续时间，以实质 将蚀刻副产物自反应区域1104移除。

在脉冲等离子体蚀刻处理的工作周期的开启状态过程中，正电荷会分给正 在进行蚀刻的样品。在部分实例中，样品的正电荷会实质足以使得自等离子体 释出的带正电蚀刻物质产生部分地偏向。此种蚀刻物质的偏向可能会导致蚀刻 入特定样品中的特征结构出现不利的底切现象。通过在蚀刻处理过程中，以负 电荷来偏压样品，则可缓和带正电粒子的偏向。另一方面，在脉冲等离子体蚀 刻处理的工作周期由开启状态至关闭状态的过渡期间，若样品为负偏压，则可 抑制带负电粒子自等离子体的释出。通过在工作周期的关闭状态过程中对样品 产生零偏压，且因此不对等离子体放电时释出的带负电粒子产生排斥，则可达 到等离子体放电的较短时间。另外，带负电物质会促成蚀刻处理，因而增进蚀 刻处理。因此，根据本发明的实施例，脉冲样品偏压处理与脉冲等离子体处理 平行进行。也就是说，在脉冲等离子体蚀刻处理中，在工作周期的开启状态下， 样品为负偏压，在关闭状态下，样品则为零偏压。

「第12A～D图」绘示根据本发明的一实施例的「第10图」的系统1000 的腔室1002分别处于等离子体开启/偏压关闭状态、等离子体开启/偏压开启状 态、等离子体关闭/偏压开启状态及等离子体关闭/偏压关闭状态。电压源1014 与样品承接器1004耦接，并用于在工作周期的开启状态过程中，对样品承接 器1004且因而对样品1102产生偏压。参照「第12A图」，电压源1014处于 关闭状态，由等离子体1100释出的带正电蚀刻物质在接近样品1102的表面处 呈部分偏向。然而，参照「第12B图」，电压源1014处于开启状态(即，负 偏压样品承接器1004)，因此，由等离子体1100释出的带正电蚀刻物质在接 近样品1102的表面处维持正交轨道(即，各向异性轨道)。根据本发明的一 实施例，电压源1014用于在工作周期的开启状态过程中施加一介于5～1000 瓦的负偏压至样品承接器1004。在一特定实施例中，电压源1014用于在工作 周期的开启状态过程中施加一介于100～200瓦的负偏压至样品承接器1004。 脉冲等离子体蚀刻处理(相较于连续等离子体蚀刻处理)可降低蚀刻处理过程 中正电荷积聚在样品1102上的程度。然而，以电压源1014对样品承接器1004 产生偏压的额外步骤可用作为脉冲等离子体蚀刻处理的一部分，以使得对蚀刻 处理过程中的结构的底切现象的缓和达到最佳化。因此根据本发明的另一实施 例，以电压源1014对样品承接器1004产生偏压的额外步骤可用作于延长脉冲 等离子体蚀刻处理的工作周期中的开启状态的持续时间。

参照「第12C图」，电压源1014处于开启状态，由等离子体开启状态切 换至等离子体关闭状态的过渡期间所释出的带负电粒子受到抑制而无法到达 样品1102的表面，因而延缓等离子体关闭状态步骤。然而，参照「第12D图」， 电压源1014处于关闭状态(即，零偏压样品承接器1004)，因此，由等离子 体开启状态切换至等离子体关闭状态的过渡期间所释出的带负电粒子会受到 抑制而无法到达样品1102的表面。根据本发明的一实施例，在工作周期的关 闭状态过程中，电压源1014被关闭以施加零偏压至样品承接器1004。因此， 根据本发明的一实施例，电压源1014使样品承接器1004为负偏压以延长在脉 冲等离子体蚀刻处理的工作周期的开启状态的持续时间，而电压源1014使样 品承接器1004为零偏压以减少工作周期的关闭状态的持续时间。

因此，本发明公开一种具有脉冲样品偏压以蚀刻半导体结构的脉冲等离子 体系统。在一实施例中，通过应用一脉冲等离子体蚀刻处理而移除一部分的样 品，其中脉冲等离子体蚀刻处理包括多个工作周期。在各工作周期的开启状态 过程中，施加负偏压至样品，而在各工作周期的关闭状态过程中，施加零偏压 至样品。在其它实施例中，样品的第一部分通过连续等离子体蚀刻处理来移除。 接着，连续等离子体处理结束，再通过具有脉冲样品偏压的脉冲等离子体蚀刻 处理以移除样品的第二部分。应了解脉冲样品偏压处理不需要与脉冲等离子体 处理绑在一起。因此，根据本发明的另一实施例，脉冲等离子体工作周期的开 启状态以及脉冲样品偏压的开启状态彼此独立。在另一实施例中，脉冲等离子 体工作周期的关闭状态以及脉冲样品偏压的关闭状态彼此独立。