具有用于内核电源关闭应用的双电压输入电平转换器

摘要

一种电平转换器，包括具有第一晶体管和第二晶体管的第一开关模块，每个晶体管具有漏极、栅极和源极，其中第一晶体管与第二晶体管的漏极连接到第一电压端。所述电平转换器还包括连接在第一开关模块与第二电压端之间的第二开关模块，其包括至少六个互相连接的晶体管，其中第二开关模块的每个晶体管具有分别用于接收GATE信号、GATEb信号、CORE_INPUT信号、CORE_INPUTb信号、IO_INPUT信号或者IO_INPUTb信号的栅极，其中第二开关模块被设计为当栅极信号GATE为逻辑低时在输出节点产生分别响应补充IO输入信号IO_INPUTb和IO输入信号IO_INPUT的输出信号，其与补充内核输入信号CORE_INPUTb和内核输入信号CORE_INPUT无关，从而减少从第一电压端流向第二电压端的泄漏电流。

说明书

技术领域

本发明通常涉及集成电路，尤其涉及可应用在包括液晶显示LCD控制器的各种集成电路中的降低功率消耗的电平转换器。

背景技术

电平转换器是允许数字信号从低电源电平向高电源电平转换的电路。随着集成电路最小特征尺寸的进一步减小，用于集成电路(IC)内核逻辑部分的电源电压进一步被减少到大约1.0伏或者更低的电平。然而，集成电路输入/输出(IO)部分的电源电压必须维持在更高的等级(3.3伏或者更高的电压)，以确保较高的信噪比以及和其他器件的兼容性。例如，在液晶显示(LCD)器件中，提供到LCD控制器IC的输入信号大约是3伏，但却需要20到40伏的信号来打开LCD面板中使用的薄膜晶体管(TFT)。这种情况下，就需要电平转换器来实现转换电压的目的。

图2A显示了一种传统的电平转换器200。该电平转换器200使用四种类型的晶体管。低电压N型金属氧化物半导体(Metal-oxide semiconductor，NMOS)和P型金属氧化物半导体(PMOS)晶体管(图中未显示)，用在反相器220的低电源电压VDD 202中。高电压NMOS晶体管217、223和高电压PMOS晶体管203、205用在高电源电压VDDPST 201部分中。低电压晶体管相比高电压晶体管具有更薄的栅氧化层。此外，高电压晶体管的阈值电压通常比低电压晶体管高0.2-0.4伏，以减少电平转换器200运行过程中的泄漏电流。

在传统的电平转换器200中，一个普遍缺陷是其泄漏电流特性较差。由于泄漏电流219、221从高电源电压VDDPST 201流向接地电压VSS 203，特别是当省电模式期间内核的电压VDD被关闭时，降低了电路200的功率消耗性能。当内核电源电压VDD 202关闭时，连接到内核电源电压VDD的晶体管处于浮动状态，因此而变得不稳定，并足以触发从节点ND 207或节点209穿过晶体管217和/或223至接地电压VSS 203的泄漏路径。当内核电源电压VDD 202倾斜上升时，也可以观察到增加的泄漏电流。

参考图2A，传统的电平转换器200使用反相器220和由晶体管203、205、217及223组成的差分对。如果低电源电压或内核电源电压VDD 202在大约0伏和1.2伏之间摆动，并且高电源电压或IO电源电压VDDPST 201在0伏和3.3伏之间摆动时，电平转换器200的功能是将在0伏和1.2伏之间(VDD)摆动的低电压输入信号IN 215转换为在0伏和3.3伏之间(VDDPST)摆动的高电压输出信号OUTPUT 211，其中高电压输出信号OUTPUT 211位于设置在晶体管203和晶体管223之间的输出节点处。

当输入信号IN 215为逻辑低(VSS)时，NMOS晶体管217和PMOS晶体管203被开启，导致输出信号OUTPUT 211变为逻辑高(VDDPST201)。如果输入信号IN 215为逻辑高(VDD)时，NMOS晶体管223和PMOS晶体管205被开启，导致输出信号OUTPUT 211被下拉为逻辑低(VSS)。

图2B显示了一种互补型金属氧化物半导体(ComplementaryMetal-Oxide-Semiconductor Transistor，CMOS)缓冲电路250的简化示意图，在CMOS缓冲电路250中，电平转换器251用以连接在图1A中所示的LCD控制器IC中的低电压(内核电源电压VDD)电路和高电压(IO电源电压VDDPST)电路。CMOS缓冲电路250分别包括电平转换器模块252、解码电路模块250和驱动器电路256。由于传统电平转换器200和CMOS缓冲电路250为本领域技术人员所公知，因此这里省略对它们的详细描述。

如上文的简要描述，传统电平转换器电路200的一个缺陷是其泄漏电流性能较差，特别是在省电模式期间内核电源电压VDD被关闭时，由此降低了电路的功率消耗特性。本发明意识到传统技术的上述缺陷，并提出了一种改进的电平转换器。

发明内容

鉴于上述问题，本发明的实施例提供了一种在内核电源关闭期间具有减少泄漏电流的电平转换器，由此改善集成电路的功率消耗特性。

根据本发明的第一实施例，一种电平转换器包括具有第一晶体管和第二晶体管的第一开关模块，所述第一晶体管与第二晶体管具有漏极、栅极和源极，其中所述第一晶体管与第二晶体管的漏极连接到第一电压端。

所述电平转换器还包括连接在第一开关模块的源极与第二电压端之间的第二开关模块，所述第二开关模块包括至少四个互相连接的晶体管，其中在所述第一开关模块和所述第二开关模块之间设置有输出节点。另外所述电平转换器包括连接在所述第二晶体管源极和所述第二电压端的第三开关模块，所述第三开关模块包括另外四个互相连接的晶体管，其中第二开关模块和第三开关模块的每个晶体管具有分别用于接收栅极信号GATE、补充栅极信号GATEb、内核输入信号CORE_INPUT、补充内核输入信号CORE_INPUTb、IO输入信号IO_INPUT或者补充IO输入信号IO_INPUTb的栅极，其中当栅极信号GATE为逻辑低时，所述第一开关模块、所述第二开关模块以及所述第三开关模块用于在所述输出节点产生分别响应IO输入信号IO_INPUT和补充IO输入信号IO_INPUTb的输出信号，所述输出信号与补充内核输入信号CORE_INPUTb和内核输入信号CORE_INPUT无关，因此减少从所述第一电压端流向所述第二电压端的泄漏电流。

根据本发明的第二实施例，一种电平转换器包括具有第一晶体管和第二晶体管的第一开关模块，所述第一晶体管与所述第二晶体管具有漏极、栅极和源极，其中所述第一晶体管与所述第二晶体管的漏极连接到第一电压端。

所述电平转换器进一步包括连接在所述第一开关模块与第二电压端之间的第二开关模块，所述第二开关模块包括至少六个互相连接的晶体管，其中所述第二开关模块的每个晶体管具有分别用于接收栅极信号GATE、补充栅极信号GATEb、内核输入信号CORE_INPUT、补充内核输入信号CORE_INPUTb、IO输入信号IO_INPUT或者补充IO输入信号IO_INPUTb的栅极，其中所述第二开关模块用于当栅极信号GATE为逻辑低时，在所述第一晶体管与所述第二开关模块之间设置的输出节点产生分别响应补充IO输入信号IO_INPUTb和IO输入信号IO_INPUT的输出信号，所述输出信号与补充内核输入信号CORE_INPUTb和内核输入信号CORE_INPUT无关，从而减少从所述第一电压端流向所述第二电压端的泄漏电流。

并未全部包括说明书描述的特征及优点，特别是对于本领域普通技术人员，在浏览附图、说明书及权利要求书之后，本发明许多附加特征和优点将变得显而易见。此外，应当注意，说明书中使用的语言主要选择用于易读性及指导性的目的，并且不应被选择作为描述或限制本发明主旨。

然而，当结合附图阅读下文特定实施例描述，将能够更好地理解本发明的结构、操作方法及其他目的和优点。

附图说明

通过结合下列附图并参考详细的说明书和权利要求，可对本发明有更完整的理解。

图1A示出了使用电平转换器的LCD控制器芯片的简化模块图；

图1B示出了LCD控制器芯片中使用的各种信号的简化电压时序图；

图2A-2B分别示出了一种典型的传统电平转换器和CMOS缓冲电路，其中电平转换器用于连接LCD控制器芯片中的低压电路和高压电路；

图3A-3B分别示出了根据本发明一个实施例的电平转换器的简化模块图和该电平转换器使用的各种信号的逻辑电平表；

图4示出了根据本发明一个实施例的电平转换器电路；

图5示出了根据本发明另一实施例的简化电平转换器电路；

图6示出了图4及图5所示电平转换器中使用的各种电源电压及信号的简化电压时序图。

具体实施方式

下述描述能够使得本领域普通技术人员实行并使用本发明，并且下述描述被提供在专利申请及其要求的内容中。各种对这里描述的优选实施例及普通原理和特征的变化对于本领域的普通技术人员而言是显而易见的。因此，本发明不局限于图中所示的实施例，而是应与文中描述的原理及特征最宽的保护范围一致。

图1A示出了LCD控制器IC 100的模块图，其中LCD控制器IC 100包括多个输入输出区域(I/O domain)A～D以及内核区域A和B。参考图1A，在内核区域A 102的内核电源电压112通常为开启(on)，如图1B中所示，用于内核区域B 104的另一内核电压114被设计为在省电模式(内核电源关闭模式)期间的预定时序期间关闭。

图1B示出了在LCD控制器IC 100中使用的各种电源电压及控制信号的简化电压时序图。在这些信号110、112、114、116及118中，在省电模式期间用于内核区域B 104的栅极信号GATE 118和内核电源电压信号(Core supply voltage)114是关闭的，而用于输入输出区域A～D的栅极信号GATE 116和输入输出电压信号IO voltage 110则通常为开启。GATE116/118由图1A显示的输入缓冲器GBUFF 106产生。

图3A、图4及图5中所示的改进的电平转换器能够应用于图1A中的LCD控制器集成电路中。图3A示出了根据本发明一个实施例的电平转换器300的简化模块图。电平转换器300被设计用来防止当内核电源电压VDD(图中未显示)关闭(off)时省电模式下的泄漏电流。参考图3A，电平转换器300包括第一开关模块301，该第一开关模块301包括第一晶体管303和第二晶体管305，第一晶体管303和第二晶体管305均为PMOS晶体管，并且分别都具有漏极、栅极和源极。第一晶体管303和第二晶体管305的漏极连接到在0伏和3.3伏之间摆动的IO电源电压VDDPST 324上。

电平转换器300还包括连接在第一晶体管303的源极和接地电压VSS325之间第二开关模块327。如图4中进一步显示的，第二开关模块327进一步包括四个互相连接的晶体管。输出节点307连接到位于第一开关模块301和第二开关模块327之间的节点上。此外，电平转换器300还包括连接在第二晶体管305源极和接地电压VSS 325之间第三开关模块329。如图4中显示，第三开关模块329进一步包括另外的四个互相连接的晶体管。第二开关模块和第三开关模块的每个晶体管具有自己的栅端，以分别用于接收栅极信号GATE 313、补充栅极信号GATEb 315、IO输入信号IO_INPUT 317、补充IO输入信号IO_INPUTb 319、内核输入信号CORE_INPUT 321，以及补充内核输入信号CORE_INPUTb 323。设计第一开关模块301、第二开关模块327和第三开关模块329以在输出节点307和309处生成响应上述各种控制信号的输出信号。

图3B示出了电平转换器300中使用的各种信号的逻辑电平表。参考图3B，如果栅极信号GATE处于逻辑高(“1”)状态，则输出信号OUTPUT的逻辑状态由内核输入信号CORE_INPUT 321确定。并且，如果栅极信号GATE处于逻辑低(“0”)状态，则输出信号OUTPUT的逻辑状态由IO输入信号IO_INPUT的逻辑状态确定。参考图1B，在正常工作过程中，栅极信号GATE与内核电源电压Core supply voltage(VDD)维持在逻辑高状态。如图1B中进一步显示，当内核电源电压VDD被关闭时(逻辑低)，栅极信号GATE处于逻辑低状态且输出信号OUTPUT的逻辑状态仅由IO输入信号IO_INPUT的逻辑状态确定，而与核心输入信号CORE_INPUT的逻辑状态无关。因此，电平转换器300的运行不受内核电源电压VDD逻辑状态的影响，由此防止了当内核电源电压VDD关闭时可能流动的泄漏电流I_leak311及312。下文参考图4给出了更详细的解释。如本领域普通技术人员所公知，以及如图2A的进一步显示，补充输出信号OUTPUTb表示输出信号OUTPUT的相反状态。

图4示出了根据本发明一个实施例的电平转换器电路400。如图4所示，电平转换器400包括第一开关模块401、第二开关模块403以及第三开关模块405，并且上述开关模块之间互相连接。为简要的目的，下面将主要针对第二开关模块403和第三开关模块405作出描述。

第二开关模块403连接在第一晶体管413的源极与接地电压VSS端411之间。如图4中显示，第二开关模块403进一步包括四个互相连接的晶体管。尤其是，第二开关模块403包括第一NMOS晶体管403a，其栅极连接到栅极信号GATE 417，且其漏极连接到输出OUTPUT 407。第二开关模块403还包括第二NMOS晶体管403d，其栅极连接到补充内核输入信号CORE_INPUTb 425，且其源极连接到接地电压VSS 411，其中第二开关模块的第一NMOS晶体管403a和第二NMOS晶体管403d互相串联连接。

此外，第二开关模块403包括第三NMOS晶体管403b和第四NMOS晶体管403c，其中第三NMOS晶体管403c的栅极连接到补充栅极信号GATEb 423和漏极连接到输出OUTPUT 407；第四NMOS晶体管403c的栅极连接到补充IO输入信号IO_INPUTb 427和源极连接到接地电压VSS411。其中第三NMOS晶体管403b和第四NMOS晶体管403c互相串联连接。

类似地，第三开关模块405包括第一NMOS晶体管405a，其栅极连接到补充栅极信号GATEb 423，且其漏极连接到补充输出OUTPUTb 409端。第三开关模块405还包括第二NMOS晶体管405b，其栅极连接到IO输入信号IO_INPUT 421和其源极连接到接地电压VSS 411，其中第三开关模块405的第一NMOS晶体管405a和第二NMOS晶体管405b互相串联连接。

此外，第三开关模块405还包括第三NMOS晶体管405c和第四NMOS晶体管405d，其中第三NMOS晶体管405c的栅极连接到栅极信号GATE417和漏极连接到补充输出OUTPUTb 409，并且第四NMOS晶体管405d的栅极连接到内核输入信号CORE_INPUT 419和源极连接到接地电压VSS411。其中第三开关模块405的第三NMOS晶体管405c和第四NMOS晶体管405d互相串联连接。

再次参考图3B及图4，当栅极信号GATE 417为逻辑高时，输出OUTPUT 407端的输出信号仅由补充内核输入信号CORE_INPUTb 425或者内核输入信号CORE_INPUT 419控制。这是因为当栅极信号GATE 417为逻辑高时，第二开关模块403的晶体管403b和第三开关模块405的晶体管405b被关闭，并且输出OUTPUT 407或者补充输出OUTPUTb 409的电平仅仅由栅极被内核输入信号CORE_INPUT 419或者其补充信号CORE_INPUTb 425控制的晶体管403d和405d确定。

若位于内核区域B 104的内核电源电压VDD被关闭致使位于内核区域B 104内的所有晶体管处于浮动状态，则此时栅极信号GATE 417会紧接着被设为逻辑低。当栅极信号GATE 417为逻辑低时，输出OUTPUT 407端的输出信号仅由IO输入信号IO_INPUT 421或者其补充信号IO_INPUTb427控制。这是因为当栅极信号GATE 417为逻辑低时，第二开关模块403的晶体管403a和第三开关模块405的晶体管405c被关闭，并且输出OUTPUT 407或者补充输出OUTPUTb 409的电平将仅由栅极分别被补充IO输入信号IO_INPUTb 427或者其补充信号IO_INPUT 421控制的晶体管403c和405b确定。这表示当省电模式下内核电源电压VDD被关闭时，电平转换器400的操作仅由IO输入信号IO_INPUT 421或者其补充信号IO_INPUTb 427控制，输入信号421及其补充信号427独立于内核电源电压VDD的电平。因此，防止了由内核电源关闭模式(VDD关闭)导致的泄漏电流。

图5示出了根据本发明另一实施例的简化的电平转换器电路500。电平转换器500包括具有第一晶体管513和第二晶体管515的第一开关模块501，每个晶体管都具有漏极、栅极和源极，其中，第一晶体管513和第二晶体管515的漏极连接到IO电源电压VDDPST 533上。电平转换器500还包括连接在第一开关模块501和接地电压VSS 535之间的第二开关模块503。第二开关模块503包括六个互相连接的晶体管，并且第二开关模块503中的每个晶体管都具有分别用来接收栅极信号GATE 517、补充栅极信号GATEb 523、内核输入信号CORE_INPUT 519、补充内核输入信号CORE_INPUTb 525、IO输入信号IO_INPUT 521或者补充IO输入信号IO_INPUTb 527的栅极。

第二开关模块503被设计用来在OUTPUT 507处生成响应补充IO输入信号IO_INPUTb 527和IO输入信号IO_INPUT 521的输出信号，而当栅极信号GATE 517为逻辑低时，与内核输入信号CORE_INPUT 519或者补充内核输入信号CORE_INPUTb 525无关，由此，以上述解释的类似方式，防止泄漏电流从IO电源电压VDDPST 533流向接地电压VSS 535。电平转换器500的操作与电平转换器400的操作类似，因此为了简明起见，不再进行详细描述。

图6示出了图4及图5所示电平转换器中使用的各种电源电压及控制信号的简化电压时序图。如图6所示，在IO电源电压VDDPST 601、IO输入信号IO_INPUT 609以及输出OUTPUT 611在0和3.3伏之间摆动的同时，内核电源电压VDD 603与内核输入信号CORE_INPUT 607在0和1.2伏之间摆动。

参考图6，在第I部分中，VDD＝1(逻辑高)、栅极信号GATE＝1(逻辑高)，并且输出信号OUTPUT的逻辑状态(逻辑高)由内核输入信号CORE_INPUT 607的逻辑状态确定。在第II部分中，VDD＝1(逻辑高)、栅极信号GATE＝0(逻辑低)，并且输出信号OUTPUT的逻辑状态(高)由IO输入信号IO_INPUT 609的逻辑状态确定。在第III部分中，VDD＝0(逻辑低)、栅极信号GATE＝0(逻辑低)，并且输出信号OUTPUT的逻辑状态(低)由IO输入信号IO_INPUT 609的逻辑状态确定。在第IV部分中，当VDD＝0(逻辑低)、栅极信号GATE＝1(逻辑高)，输出信号OUTPUT的逻辑状态呈现三态(tri-state)，意味着输出端处于高阻抗状态。如图1B及图3B中所示，当栅极信号GATE为逻辑高时，VDD通常为逻辑高，并因而电平转换器的运行中，第IV部分的条件通常不被允许。

上文描述可以提供用来实现本发明不同特征的多个不同的实施例，特定实施例描述的元件及工艺用来帮助阐明本发明。当然，这些实施例仅为本发明的具体实施方式，并不用于限制本发明。