基于FPGA的边角块稀疏矩阵并行LU分解器

摘要

本发明针对边角块稀疏矩阵能够进行并行计算的特点，提供了一种基于FPGA的边角块稀疏矩阵并行LU分解器。它主要由模拟排序模块、符号分解模块和并行数值LU分解模块构成三层处理平台结构，该并行数值LU分解模块用于完成对矩阵数据进行并行LU分解，位于整个处理结构的末端；该符号分解模块用于标记矩阵中待修改元的位置，位于整个处理结构的中间端；该模拟排序算法模块用于确定矩阵的消去顺序，位于整个处理结构的最前端，所述的三个模块之间通过共用存储单元相连接。本发明具有实时并行LU分解边角块稀疏矩阵的优点，与使用并行计算机和分布式计算机相比能极大的节省开发成本，可应用于实时电子网络分析领域。