用于数字无线对讲机系统中对调频信号进行数字式解调的系统和方法

摘要

本发明涉及一种用于数字无线对讲机系统中对调频信号进行数字式解调的系统和方法，为在数字移动对讲机系统中兼容模拟FM解调的问题，本发明中，先由数据采样模块对输入的模拟调频信号进行采样，再由载波去除模块对所述待解调数据进行载波去除处理，然后由基带解析模块对IQ两路去载波信号进行解析处理以还原出被调制信号，最后由低通滤波模块进行低通滤波以输出解调结果信号。系统中的时钟模块、载波去除模块、基带解析模块、以及低通滤波模块可由一片FPGA实现。本发明在数字移动对讲机系统中实现了对模拟FM解调的兼容，实现了对模拟信号的数字化处理，从而可达到增强信号的抗干扰能力等目的。

说明书

技术领域

本发明涉及数字无线对讲机技术，更具体地说，涉及一种用于数字无线对讲机系统中对调频信号进行数字式解调的系统和方法。

背景技术

DMR(Digital Mobile Radio，即数字移动对讲机)标准是欧洲通信标准协会最新推出的一种数字集群标准。在DMR标准以数字无线系统为主，但其中也明确要求能兼容现有的模拟无线系统。因此，对于目前通用的FM(调频)模拟调制解调模式，如何将其在基于DMR的数字平台上实现，将是DMR系统产品化必须攻克的一个技术难关。

目前的数字移动对讲机中，通常采用FPGA(现场可编程逻辑门阵列芯片)来实现各功能模块，但现有技术中还没有基于FPGA硬件平台实现模拟FM解调的方案。

发明内容

针对现有技术的上述缺陷，本发明要解决如何在数字移动对讲机系统中兼容模拟FM解调的问题，并在基于FPGA硬件平台实现模拟FM解调。

本发明解决其技术问题所采用的技术方案是：提供一种用于数字无线对讲机系统中对调频信号进行数字式解调的系统，其中包括：用于对输入的模拟调频信号进行采样、并输出待解调数据的数据采样模块；用于对所述待解调数据进行载波去除处理、以输出IQ两路去载波信号的载波去除模块；用于对所述IQ两路去载波信号进行解析处理、以还原出被调制信号的基带解析模块；以及，用于对所述基带解析模块所输出的信号进行低通滤波处理、以输出解调结果信号的低通滤波模块。

本发明的所述数据采样模块中包括：用于将模拟调频信号转换为n位数字信号的模数转换模块，以及用于将所述n位连续型二进制数据转换为n位补码二进制数据、从而得出待解调数据的数字转换模块，所述n为大于或等于8、且小于或等于16的整数；

本发明的所述载波去除模块中包括：用于产生IQ两路载波信号的载波产生模块，用于将待解调数据与I路载波信号相乘的I路乘法器，用于将待解调数据与Q路载波信号相乘的Q路乘法器，用于对所述I路乘法器和Q路乘法器的输出进行线性变换处理的线性变换模块，以及用于对所述线性变换模块的输出进行低通滤波处理以输出IQ两路去载波信号的低通滤波器；

本发明的所述基带解析模块中包括：用于对所述IQ两路去载波信号进行反正切运算以求出其对应相位值的反正切运算模块，以及用于对所述相位值进行微分运算以还原出被调制信号的微分运算模块。

本发明中，还包括用于向所述载波去除模块、基带解析模块、以及低通滤波模块输出系统时钟信号和采样使能时钟信号，并向所述数据采样模块输出采样时钟信号的时钟模块。

本发明的系统中，所述时钟模块、载波去除模块、基带解析模块、以及低通滤波模块是由一片现场可编程逻辑门阵列芯片来实现的。

另外，本发明还提供一种用于数字无线对讲机系统中对调频信号进行数字式解调的方法，其中包括以下步骤：

(S1)、对输入的FM模拟信号进行采样、并输出待解调数据；

(S2)、对所述待解调数据进行载波去除处理、以输出IQ两路去载波信号；

(S3)、对所述IQ两路去载波信号进行解析处理、以还原出被调制信号；

(S4)、对所述基带解析模块所输出的信号进行低通滤波处理、以输出解调结果信号的低通滤波模块。

本发明所述方法的步骤(S1)中包括：(S11)、先将模拟调频信号转换为n位数字信号，同样，所述n为大于或等于8、且小于或等于16的整数；(S12)、将这n位连续型二进制数据转换为n位补码二进制数据，从而得出待解调数据。

本发明所述方法的步骤(S2)中，先产生与所述待解调数据具有相同载波频率的IQ两路载波信号，然后将所述待解调数据分别与所述IQ两路载波信号相乘，再对IQ两路相乘的输出进行线性变换处理，再线性变换处理后的输出进行低通滤波处理，以输出IQ两路去载波信号。

本发明所述方法的步骤(S3)中，先对所述IQ两路去载波信号进行反正切运算以求出其对应相位值，再对所述相位值进行微分运算以还原出被调制信号。

本发明所述的方法中，所述步骤(S2)、步骤(S3)、以及(S4)可由一个现场可编程逻辑门阵列芯片来实现的，并受相同的系统时钟信号和采样使能时钟信号所控制；所述步骤(S1)受该现场可编程逻辑门阵列芯片发出的采样时钟信号所控制。

由上述技术方案可知，本发明在数字移动对讲机系统中，实现了对模拟FM解调的兼容，实现了对模拟信号的数字化处理，从而可达到增强信号的抗干扰能力等目的。更重要的是，本发明基于FPGA硬件平台来实现FM解调功能，完成了DMR系统开发的一个重要环节。

附图说明

下面将结合附图及实施例对本发明作进一步说明，附图中：

图1是本发明中对调频信号进行数字式解调的流程图；

图2是本发明中对调频信号进行数字式解调的原理框图；

图3是图2中所示时钟模块的管脚设计图；

图4是图2中所示数据采样模块的管脚设计图；

图5是图2中所示载波去除模块的原理框图；

图6是图2中所示载波去除模块的管脚设计图；

图7是图2中所示基带解析模块的管脚设计图；

图8是图2中所示低通滤波模块的管脚设计图；

图9是由FPGA实现的各个模块之间的连接关系图；

图10是本发明一个实施例中的被调制信号的波形图；

图11是图10中所示被调制、再被本发明的系统所解调之后的还原信号的波形图。

具体实施方式

本发明的解调过程如图1所示，其中，首先对模拟输入进入数据采样，得到待解调信号，其代表式是$S_{\mathrm{FM}}=A\cos [{\omega }_{c}t+\underset{0}{\overset{t}{\int }}{k}_{f}m\left(t\right)\mathrm{dt}],$它可被展开成两个三角函数乘积形式的差值；从输入信号的结构可以看出，在解调过程中，首先就是去掉载波信号(基于ω_ct)；接着采用arctan(反正切)算法分别对滤除载波之后的I、Q两路有用信号求得幅角，即对和进行解析，得到积分格式的被调信号；然后采用微分运算得到被调信号m(t)；最后对解析输出的被调信号m(t)进行低通滤波处理，得到还原的信号。

如图2所示为实现上述算法的原理框图，本发明是在FPGA(FieldProgramming Gate Array，即现场可编程逻辑门阵列)数字平台上具体实现上述方案的。为了保证通信系统的严格实时性，本发明基于时钟控制来实现FM解调数字化。图2中的细箭头线代表时钟信号，粗箭头线代表被处理信号。

(1)、时钟模块201

综合其他功能模块的需求，同时充分考虑与其他功能模块的兼容与复用，例如可采用6144KHz作为系统工作时钟，614.4KHz作为采样时钟，153.6KHz作为中频载波频率。以上频率中，614.4KHz的采样时钟可由使能时钟生成，该部分电路主要由DCM(Digital Clock Manager，即数字时钟管理器)组成。

(2)、数据采样模块202

其作用是采集外部输入的待解调数据，由于外部输入为模拟信号，所以该部分模块以AD(Analog to Digital，即模拟到数字)转换为主要组成，采用n位精度的AD转换、614.4KHz的采样频率来接收外部输入的模拟信号，然后送给内部进行解调，这里的n通常为大于或等于8、且小于或等于16的整数，本实施例中取12，当n取值为8、16、或其他值时，本系统中的相应模块应作适应性调整。

(3)、载波去除模块203

对于带有中频载波的待解调信号，进入解调电路的第一步处理就是要求去除载波信号。实现过程中，首先将S_FM分别乘以I、Q两路的中频载波，然后经过一个低通滤波器滤去中频信号，即可得到带有有用成分的I、Q两路基带信号，其中低通滤波的截止频率采用话音上限4KHz。

(4)、基带解析模块204

去除载波之后得到I、Q两路基带信号，类似于sinα和cosα的模式，通过反正切算法可以得到幅角α；实际处理中α是带有m(t)的积分成分的，经过微分运算，即可得到被调制信号m(t)。

(5)、低通滤波模块205

其作用是通过数字滤波器滤除杂散的干扰信号，同时也起着抗混叠滤波的作用，得到连续平滑的还原信号。

下面将详细介绍各部分的具体实施方式，在整个实现过程中，基于输入模拟信号为m(t)＝sin(200πt)+2sin(600πt)、载波频率为153.6KHz、采样时钟为4倍采样时钟频率，来验证整个设计流程。

一、时钟模块。

图2中的时钟模块201是整个系统工作的基准，后面的各个模块都要使用到其输出的时钟信号。其管脚设计如图3所示，各管脚的功能参见表一所示。

表一.时钟模块的引脚标识

    信号名称信号方向    信号描述    频率    Reset    INPUT系统复位    /    clk75M    INPUT外部晶振输入    75MHz    clk_sys    OUTPUTFPGA系统时钟    6144KHz    clk_samp_en    OUTPUT采样使能时钟    614.4KHz    clk_samp    OUTPUT采样时钟    614.4KHz    clk_test    OUTPUT时钟监控测试引脚    153.6KHz

本时钟模块中，因中频载波频率为153.6KHz，所以可采用两个DCM的IPcore(Intellectual Property core，即知识产权核)实现从75MHz的时钟源到153.6MHz的基准信号时钟的变换，然后由153.6MHz计数分频得到6144KHz、614.4KHz等各种时钟信号。对实际电路的输出结果用频率计进行测试，614.4KHz测试信号的频率值为614.4012KHz，出现误差的原因由两方面引起：一是晶体振荡器的75MHz信号存在误差，测试结果为74.999MHz，二是DCM频率转换存在误差；输出结果的误差精确到小数点后三位，可以满足系统的要求。

二、数据采样模块

图2中的数据采样模块202的管脚设计如图4所示，其功能是通过AD转换模块，将模拟射频信号转换为数字信号，以输入到由FPGA实现的后续模块进行处理。

本实施例中，AD转换模块采用TI公司的型号为TI ADS807的器件(对应于图4中左侧的模块)，它将无线接收电路接收到的模拟射频信号转换为12位的数字量，同时，前述时钟模块还向AD转换模块提供采样时钟及其他控制信号。在AD转换模块的输入端，还包括对模拟射频信号进行处理的电路，例如输入级、滤波级、微分运放级等处理电路，由于已是成熟的现有技术，所以不再详细描述。本实施例中，对模拟输入的要求是，直流分量为5V以下，交流成分的峰一峰值为1V，从而可将该模拟输入转换为最小从12个0到最大12个1的数字量，再提供给后续处理模块。

图4左侧是AD转换模块，右侧是FPGA内部的数字量转换模块，后者的作用是将连续型二进制数据转换为补码二进制数据。数据采样时，从‘ad_in’端口输入模拟信号，经过AD转换模块中的AD器件转换为12位的数字信号，然后经内部数字转换模块转换为12位的二进制补码格式，从而完成模拟输入到FPGA中的数字信号的转换。图4中的‘ad_data_in(11:0)’，表示这是一个数据宽度为12位的数据总线，其最高位是ad_data_in[11]，最低位是ad_data_in[0]。

表二、数据采样模块引脚标识

  信号名称    信号方向信号描述  Reset    INPUT系统复位  clk_sample    INPUTFPGA采样时钟  ad_in    INPUT模拟信号输入

    ad_out    OUTPUT数据采样输出    ad_ctrl    OUTPUTADC的控制信号

三、载波去除模块

通过上述数据采样模块处理后，输出的是待解调数据，也就是源信号m(t)的被调制后的结果，其中带有载波信息，信号格式为$S_{\mathrm{FM}}=A\cos [{\omega }_{c}t+\underset{0}{\overset{t}{\int }}{k}_{f}m\left(t\right)\mathrm{dt}].$如图5所示，为了去除载波，由载波产生模块501生成两路载波信号，即sin(ω_ct)和cos(ω_ct)；然后，通过IQ两个乘法器502、503，将待解调信号S_FM分别乘以这两路(即I、Q两路)载波，再使用滤波器(未在图5中画出)滤除高频载波，即得到对应的和信号。

然后，通过线性变换模块504对两路信号进行简单的线性算术变换处理，可得到关于的IQ两路信号。本发明中的IQ两路，I是指In_phase(同相相位)；Q是指Quadrature_phase(正交相位)。从图5中可以看出，IQ两路信号中的幅值常数A和积分符号中的k_f以及Q路信号的相位反向，都将在线性变换中处理。所以，对I路信号的输出结果线性变换中对该式乘以得到项；对于Q路信号的输出结果一线性变换中对该式乘以得到项；也就是说，此处的线性变换相当于两次乘法操作和一次正负反向，该处理过程对两路信号的波形没有影响，只是改变幅值大小而已。当前模块为简化处理过程，假设A＝1，k_f＝1，则线性变换可以简化为一次反向操作。

如果进行了乘法操作，则需要使用低通滤波器505来滤除乘法操作所引入的高频成分，以保留低频有效的IQ两路处理输出结果，图2中所示的低通滤波模块205用于实现输出波形平滑整形，其作用与本图的低通滤波器505是不同的。

载波去除模块204的管脚设计如图6所示，管脚标识如下表一所示。

表三、去除载波模块的管脚定义

    信号名称    信号方向信号描述    Reset    INPUT系统复位    clk_sys    INPUTFPGA系统时钟    clk_samp_en    INPUT采样使能时钟    fm_sign    INPUT待解调信号    cos_out    OUTPUT去除载波后的I路信号    sin_out    OUTPUT去除载波后的Q路信号

四、基带解析模块

通过上面步骤可以得到对应IQ两路信号，即和而解调需要的是IQ两路信号所对应的相位值，所以必须将上述过程中得到的IQ两路信号进行arctan的反正切运算，从而得到对应相位值。完成反正切变换的主要模块是CORDIC(cordic-coordinate rotation digital computer，即坐标旋转数字计算机)的IPcore，其输入为25位精度的IQ两路信号，经过CORDIC转换，得到12位精度有符号的相位输出，其实质是对输入的两路正/余弦信号sin_out/cos_out进行运算得到对应幅角的正切值，然后根据正切值通过查找事先设置的表格，找到对应的相位角度，即相当于求出

然后，对上述相位输出值进行微分运算，即得到m(t)，相对于FPGA而言，微分运算是比较简单的，只需要将本次样点相位值减去上次的样点相位值，就是对应的微分输出，因为

d(phase)/dt＝Δphase/Δt＝(phase2-phase1)/(t2-t1)，

因为t2-t1就是一个周期的时间单位，即等于1，所以上述计算相当于用当前的相位值(幅角)减去上一次的相位值，整个微分运算就是相邻相位值的减法运算，同理，在FPGA中的积分就是相邻相位值的累加。

表四.微分模块的引脚标识

    信号名称    信号方向信号描述    Reset    INPUT系统复位    clk_sys    INPUTFPGA系统时钟    clk_samp_en    INPUT采样使能时钟    cos    INPUTI路信号    sin    INPUTQ路信号    phase_out    OUTPUT去除载波后的Q路信号

五、低通滤波模块

从图1和图2中可以看出，低通滤波模块205的作用是对解调信号进行数字低通滤波，目的是为了虑除带外高斯白噪声的干扰，同时也起着抗混叠滤波的作用。

试验仿真结果表明，最后一步的数字滤波必不可少，对解调信号质量的提高起到重要的作用。本实施例中FIR(Finite Impulse Response，即有限冲击响应)数字滤波，滤波器阶数设计为32阶。同时由于解调信号为模拟语音信号，本系统模块中滤波器的时延，大约为十几个系统时钟，约为0.1ms，对信号质量没有任何影响，只是在时间上比原信号有少许延迟，在实际使用中不会有影响。因此算法中不考虑滤波器造成的时延，从而可简化算法设计。

低通滤波模块205的管脚设计如图8所示，各管脚的功能参见表五所示。

表五.滤波器模块引脚标识

  信号名称    信号方向信号描述    Reset    INPUT系统复位    clk_sys    INPUTFPGA系统时钟    clk_samp_en    INPUT采样使能时钟    phase_in    INPUT待解调信号

  nc1/nc2    OUTPUT暂时未用的保留引脚  data_out    OUTPUT最终解果输出

将本实施例中的前述各个模块连接起来，可得到图9所示的总体电路图，其中省去了图4中所示的AD转换模块，本实施中，这几个模块都被集成在同一个FPGA中。具体实施时，各个模块单元也可以是独立的电路或芯片，也可将部分或全部模块集成在一起，形成专用芯片。

本实施例中，在调频信号与高斯白噪声之间的信噪比为10dB的情况下，假设输入模拟信号为m(t)＝sin(200πt)+2sin(600πt)时，共波形如图3所示，当采样频率为614.4KHz时，经解调后的输出结果如图4所示。从图中可以看出，两种波形之间存在延时差别，但不会影响通话质量。可见，本实施例中的用于数字无线对讲机系统中对调频信号进行数字式解调的具有良好的信号还原性。

本发明主要适用于欧洲电信标准协会制定的DMR业无线通信标准领域，应用于DMR通信系统物理层调制解调处理，也可进一步扩展到所有FSK(Frequency Shift Keyword，即频移键控)调制方式的通信产品领域。