采样速率可调的高速高精度数据采集卡

摘要

采样速率可调的高速高精度数据采集卡是一种以极高信噪比、极高采样速率采集微弱信号的专用设备，阻抗匹配网络(1)的输出端接差分变换器(2)的输入端，差分变换器(2)的输出端接高速高精度模数转换器(3)的模拟输入端，低相位噪声时钟源(4)输出分别接高速高精度模数转换器(3)的时钟输入端和时钟缓冲驱动器(6)的输入端，高速高精度模数转换器(3)接高速FIFO(5)的输入端，高速FIFO(5)中的数据输端出接CPLD控制电路(7)的数据输入端，时钟缓冲驱动器(6)输出经过隔离的同频率时钟信号接CPLD控制电路(7)和接口电路(8)，CPLD控制电路(7)对来自时钟缓冲驱动器(6)的时钟做分频后输出接接口电路(8)的输入端。

说明书

技术领域

本发明是一种用于数据采集系统的数据采集卡，尤其是一种以极高信噪比、极高采样速率采集微弱信号的专用设备。

背景技术

高速高精度数据采集卡是一种以极高信噪比、极高采样速率将模拟信号采集并量化为数据的专用设备。可以精确恢复、检测和测量被噪声背景淹没的微弱信号，特别适合用于强噪声信号检测应用、医学生物参数测量、雷达、声纳信号接收、光纤传感数据处理等领域。

现有的数据采集卡主要有以下几种不足：

首先，速度指标和精度指标很少同时实现。根据我们的调查，采样速率达到100MSPS的数据采集卡，基本上量化精度都在10位以下。而14位以上量化精度的数据采集卡，其采样速率很少能够做到10MSPS以上。截止2006年，亚太地区商用化的高速高精度数据采集卡的最好指标是14位量化精度、50MSPS。这对于许多高端应用来讲，性能任稍显不足。

其次，现有各种商用数据采集卡往往只注重量化精度，而没有考虑实际采集结果的精度。由于忽视了高速高精度数据采集所特有的性质，系统设计存在诸多不合理之处，造成性能的退化，实际精度远低于量化精度。

发明内容

技术问题：本发明的目的是针对采样速率大于等于100MHz，量化精度大于等于16位的高性能数据采集系统，为其提供一种采样速率可调的高速高精度数据采集卡。

技术方案：本发明给出了采样速率大于等于100MHz，量化精度大于等于16位的高性能数据采集卡的实现方法。

该数据采集卡包括阻抗匹配网络、差分变换器、高速高精度模数转换器、低相位噪声时钟源、高速FIFO、时钟缓冲驱动器、CPLD控制电路、接口电路；被采集的模拟信号进入阻抗匹配网络的输入端，阻抗匹配网络的输出端接差分变换器的输入端，差分变换器的输出端接高速高精度模数转换器的模拟输入端，低相位噪声时钟源产生高精度的时钟信号输出分别接高速高精度模数转换器的时钟输入端和时钟缓冲驱动器的输入端，高速高精度模数转换器产生的数据与同步时钟接高速FIFO的输入端，高速FIFO中的数据输端出接CPLD控制电路的数据输入端，时钟缓冲驱动器输出经过隔离的同频率时钟信号接CPLD控制电路和接口电路，CPLD控制电路接收来自接口电路的指令，对来自时钟缓冲驱动器的时钟做分频后输出接接口电路的输入端。

差分变换器的外围接口由信号输入端口、差分信号正输出端口、差分信号负输出端口组成，该变换器包括交流耦合模式和直流耦合模式；其中在交流耦合模式下，信号输出端口通过射频线圈接差分信号正输出端口和差分信号负输出端口；在直流耦合模式下，信号输出端口接差分运算放大器接正输入端，差分信号正输出端口接差分运算放大器正输出端，差分信号负输出端口接差分运算放大器负输出端。

高速高精度模数转换器的外围接口由差分信号正输入端、差分信号负输出端、采样时钟输入端、同步数据输出端、同步时钟输出端组成，高速高精度模数转换器在采样时钟输入端输入时钟的控制下，对差分信号正输入端、差分信号负输出端上输入的模拟信号进行采集，采集的结果，在同步时钟输出端输出时钟的控制下，由同步数据输出端输出。

低相位噪声时钟源的性能参数必须满足以下两式的约束，

SNR＝-20log(2πf_analogt_jitter)dB

相位噪声在宽带上的积分＝10log(2π²f_clk²t_jitter²)

其中，SNR为数据采集系统的输出信噪比，f_analog是模拟输入信号的频率；t_jtter是时钟在时域的抖动，f_clk为采样时钟的频率。

高速FIFO的外围接口由第一输入端、第二输入端、控制信号输入端、数据输出端组成，高速FIFO在第二输入端输入时钟的控制下缓存来自第一输入端的数据，在控制信号输入端输入的时钟控制下将缓存的数据从数据输出端输出。时钟缓冲驱动器由高速的门电路组成，其工作频率高于100MHz，其扇出能力可独立驱动CPLD控制电路。

CPLD控制电路由数据输入模块、时钟输入模块、计数器、数据缓存模块、时钟分配模块、分频器、控制信号生成模块组成，数据输入模块的输出端接数据缓存器，时钟输入模块的输出端接时钟分配模块，计数器的输出端接数据缓存器，时钟分配模块的输出端分别接分频器和控制信号生成模块。

接口电路的外围接口由指令输出端、时钟输入端、数据输入端组成，控制信号输出端为指令输出端，控制CPLD控制电路的工作方式，接口电路在时钟输入端输入时钟的控制下读取数据输入端上的数据。

所述的数据缓存器，对输入的数据做选择性地丢弃，丢弃的方法包括取平均值输出、取拟合值输出，间接地降低了数据采集卡的采样频率并且提升了采集结果的精度。

有益效果：本发明使用精心设计的低相位噪声时钟4作为采样时钟，控制一片高速高精度模数转换器3对模拟信号进行采集。模数转换的结果通过高速FIFO5做缓存。CPLD控制电路7对来自高速FIFO5的数据做处理，根据设定采样率的不同，不丢弃或选择性丢弃数据。CPLD控制电路7对来自高速FIFO5的数据处理后，输出至接口电路8，将数据采集的结果传递到外界的设备。

本发明给出了最高采样速率大于等于100MHz，量化精度大于等于16位的高性能数据采集卡的实现方案。在保证量化精度的同时，提出了调节采样速率的新方法。与传统设计中使用数字电路直接调节采样时钟不同，本发明通过选择性丢弃模数转换器输出的数据，实现了对采样速率的调节。

附图说明

图1是本发明的电路原理框图。

图2是差分变换电路2的交流耦合模式。

图3是差分变换电路2的直流耦合模式。

图4是高速高精度模数转换器3的外围连接图。

图5是高速FIFO5的外围连接图。

图6是CPLD控制电路7的内部框图。

图7是接口电路8的外围连接图。

具体实施方式

本发明由阻抗匹配网络1，差分变换器2，高速高精度模数转换器3，低相位噪声时钟源4，高速FIFO5，时钟缓冲驱动器6，CPLD控制电路7，接口电路8。

被采集的模拟信号进入阻抗匹配网络1的输入端，阻抗匹配网络1的输出接差分变换器2的输入。差分变换器2将输入信号变换为差分的信号对输出以提高对共模干扰的抑制能力。差分变换器2的输出接高速高精度模数转换器3的模拟输入端。低相位噪声时钟源4产生高精度的时钟信号输出，分别接高速高精度模数转换器3的时钟输入端和时钟缓冲驱动器6的输入端。高速高精度模数转换器3在低相位噪声时钟源4产生的高精度时钟信号的控制下对差分变换器2的输出差分对信号做采集。高速高精度模数转换器3将采集得到的结果量化为数字量输出。高速高精度模数转换器3产生的数据与同步时钟接高速FIFO5的输入端。高速FIFO5在高速高精度模数转换器3同步时钟的控制下读取高速高精度模数转换器3输出的数据。时钟缓冲驱动器6缓冲低相位噪声时钟源4产生的高精度时钟信号，输出经过隔离的同频率时钟，这一时钟信号接CPLD控制电路7和接口电路8。CPLD控制电路7接收来自接口电路8的指令，设定采样速率，对来自时钟缓冲驱动器6的时钟做分频后输出，分频后的时钟接接口电路8的输入端。CPLD控制电路7以与高速高精度模数转换器3采集速度相同的速率读取高速FIFO5中的数据。高速FIFO5中的数据输端出接CPLD控制电路7的数据输入端。CPLD控制电路7根据采样速率对来自高速FIFO5的数据选择性的缓存输出。CPLD控制电路7输出控制信号至接口电路8的输入端，控制接口电路8取走CPLD控制电路缓存输出的数据。

高速高精度数据采集系统对采样时钟的质量极其敏感。数据采集从本质上看是一个混频过程，采样时钟的任何噪声、失真和抖动都会和被采集信号混合在一起。传统的设计没有对时钟性能的要求做深入的研究，往往只注重时钟的频率稳定性，使用数字电路产生采样时钟。而由分频器、DDS等数字电路产生的时钟，其抖动十分严重。数据采集系统量化精度的有效性可以由输出信噪比来衡量。数据采集系统的输出信噪比与采样时钟抖动的关系由式1给出。

SNR＝-20log(2πf_analogt_jitter)dB  (1)

其中，SNR为数据采集系统的输出信噪比，f_analog是模拟输入信号的频率；t_jtter是时钟在时域的抖动，其与时钟的相位噪声的关系由式2给出。

相位噪声在宽带上的积分＝10log(2π²f_clk²t_jitter²)(2)

其中f_clk为采样时钟的频率。显然为了保证数据采集系统的性能，采样时钟的相位噪声必须可能低。对于采样速率大于等于100MHz，量化精度大于等于16位的高性能数据采集卡来说，采样时钟的相位噪声应低于-165dBc/Hz。这可以通过精心设计的低相位噪声采样时钟源4得到。

由于低相位噪声采样时钟源4的频率通常无法调节，我们提出一种全新的实现采样速率可调的方案。通过CPLD控制电路按一定周期，选择性地丢弃一部分数据，间接达到调节采样速率的目的。由于丢弃的数据个数只能是整数。低相位噪声采样时钟源4的频率总是调节后采样频率的整数倍。特别的，若精心设计数据的丢弃方法，可以进一步提高输出信号的信噪比。例如，若采样频率为低相位噪声采样时钟源4频率的1/N，则取相邻的N个数据为一组，每组的数据取平均之后输出。理论显示，若噪声呈高斯分布，则相邻两个数据的平均，就可以带来6dB的信噪比提升。

本实施例中包括阻抗匹配网络1，差分变换器2，高速高精度模数转换器3，低相位噪声时钟源4，高速FIFO5，时钟缓冲驱动器6，CPLD控制电路7，接口电路8。其中，差分变换器2按交流、直流耦合不同，使用的射频线圈为ADT1-1WT，使用差分运算放大器为AD8138，高速高精度模数转换器3为AD9460，低相位噪声时钟源4为恒温晶振，高速FIFO5为IDT72V2103，时钟缓冲驱动6为EPF10K10A，CPLD控制电路7为EPF10K30A，接口电路8为USB芯片CY7C68013。

阻抗匹配网络1对被采集的模拟信号做50Ω阻抗匹配，防止信号失真。阻抗匹配网络1的输出接差分变换器2的输入端，其中按交流、直流耦合，分别有图2、图3两种接法。图2中使用射频线圈接成交流差分变换器。图3中使用差分运算放大器构成直流差分变换器。差分变换器2中有差分变换器输入端2-1，输出差分信号对2-2、2-3。两路差分信号对输入高速高精度模数转换器3的高速高精度模数转换器输入端3-1、3-2。高速高精度模数转换器3还包括采样时钟输入端3-3，接低相位噪声时钟源4的输出端。高速高精度模数转换器3的同步时钟与输出数据通过同步数据输出端3-4、同步时钟输出端3-5输出，接高速FIFO5的第一输入端5-1、第二输入端5-2。时钟缓冲驱动器6使用一个高速的门电路来实现。高速FIFO5的数据输出端5-4接CPLD控制电路7的输入端，接CPLD控制电路7内部的数据输入模块7-1，数据输入模块7-1接数据缓存器7-4。时钟缓冲驱动器6的输出端接CPLD控制电路7内部的时钟输入模块7-2。时钟输入模块7-2接时钟分配模块7-5。计数器7-3接收来自接口电路8的数据8-1，设定与采样速率相关的数据丢弃间隔，做本地计数，计数结果接数据缓存器7-4，控制数据缓存器7-4按一定间隔对数据进行平均后，将平均的结果输出。数据缓存器7-4将经过选择性丢弃后的数据输出至接口电路8的数据输入端8-3。时钟分配模块7-5将来自时钟输入模块7-2的时钟分为两路，其中一路接分频器7-6，分频器7-6将分频后的信号作为控制接口电路8的时钟输出至接口电路的时钟输入端8-2。时钟分配模块7-5的另一路输出至控制信号生成模块7-8。控制信号生成模块7-8生成控制高速FIFO的控制信号与读取时钟，接高速FIFO5的控制信号输入端5-3。