码分复用光接入网络系统

摘要

本发明是码分复用光接入网络系统，在光线路终端装置(10)与光终端装置(34)和光终端装置(36)之间通过光纤传输路(30)和光合/分路器(32)进行基于码分复用方式的双向通信。光线路终端装置具有频带控制部(14)和频带分配部(12)，频带控制部设有与光终端装置的数量相等个数的信号转换器对，光终端装置分别具有频带控制部(42、44)和频带分配部(38、40)，频带控制部中分别设有各1组信号转换器对。光线路终端装置和光终端装置的频带控制部分别具有由分别具有通信频带可变控制功能的1组可变串/并转换部和可变并/串转换部构成的信号转换部。能够进行与数据包长度无关的数据包的传输，即使在其他用户暂时需要大容量频带时也能够应对。

说明书

技术领域

本发明涉及在PON(Passive Optical Network)中，用于经营者和加入者以码分复用(CDM：Code Division Multiplexing)方式进行通信的光接入网络系统。

背景技术

把经营者(以下也称为“中心局”)与多个加入者(以下也称为“用户”)通过PON连接而构成的光接入网络系统受到了关注。在以下的说明中，也把经营者侧的装置称为光线路终端装置(Optical Line Terminal：OLT)，把加入者侧的装置称为光终端装置(Optical Network Unit：ONU)。

所谓PON是在光纤传输路的途中连接作为无源元件的光合/分路器(star coupler)，把一条光纤传输路分支成多条光纤传输路，并以该光合/分路器为中心星型连接多个光终端装置的网络。通过在连接中心局与用户之间的网络中采用PON，能够由多个用户共享中心局与光合/分路器之间的光纤传输路，从而能够抑制设备的成本。

在PON系统中，为了能够高效率利用通信资源，最大效率服务成为主流。但是在PON系统中提供的应用服务中，为了同时执行语音(电话)服务、映像服务、数据通信服务等，作为语音和映像通信用，需要确保最低限度的频带。另外，在企业内构建的PON网络中，有时为了进行数据库的更新，暂时地需要大容量通信。这样，为了对应PON网络的利用状况，始终保持效率良好的通信，需要进行合理的频带控制和使用频带的管理。

因此，公开了一种时隙分配控制装置(例如参照专利文献1)，其中光线路终端装置根据每个光终端装置在动作中的等待信息量、或等待信息量的增加量，对各个光终端装置进行时隙分配，从而能够进行高效率的频带控制。根据该时隙分配控制装置，首先，光线路终端装置对于所有光终端装置，要求发送1个时隙以上的个别管理时隙，另一方面，各个光终端装置在被光线路终端装置要求发送个别管理时隙的时刻，向光线路终端装置通知光终端装置的等待信息量。

光线路终端装置根据从各光终端装置通知的等待信息量，进行下一个帧的时隙分配。针对各光终端装置的分配容量例如被决定为与等待信息量成比例。或者，采用以分配最低容量的方式进行修正、或分配分配值的超过部分、或根据被分配了最低容量以上的终端均等地分配等方法，决定针对各光终端装置的分配容量。

上述的装置，其控制简便，而且能够对每个光终端装置进行与被分配的容量对应的计费处理。

另外，公开有一种能够根据传输量的变化高效率地进行时隙分配的动态时隙分配系统(例如，参照专利文献2)。该动态时隙分配系统是利用PON将多个光终端装置与一个光线路终端装置连接的系统，其采用了轮询(Polling)方式。所谓轮询方式是光线路终端装置对各光终端装置顺序地询问是否有发送要求的方式。光线路终端装置虽然能够始终向各光终端装置发送数据，但各光终端装置只有在收到要求确认的情况下，才能向光线路终端装置发送数据。

即，在动态时隙分配系统中，光终端装置具有向光线路终端装置进行轮询要求的单元，光线路终端装置具有识别从光终端装置发送来的轮询要求，且根据轮询等待信息量把时隙分配到最低保障轮询的空闲区域中的单元。由此，构成为作为利用PON把多个光终端装置和一个光线路终端装置连接的系统整体，能够动态地高效地进行时隙的分配。

该动态时隙分配系统，如上述那样，是通过在各光终端装置中保障最低限的频带，根据空闲频带等的信息，对各光终端装置开放必要的频带，从而能够动态控制频带的系统。即，可以说，该系统是致力于可高效率利用通信资源的系统。

[专利文献1]：日本特开平10-107755号公报

[专利文献2]：日本专利第3490583号公报

但是，在上述的时隙分配控制装置中，为了能够传输各种数据包长度的数据包，需要进行用于数据包的分离或合成的控制。而且，需要对用于数据包的分离的分割信号进行延迟控制。但是，在时隙分配控制装置中，难以进行用于这些分离或合成的控制、以及分割信号的延迟控制。

另外，在上述的动态时隙分配系统中执行的方法，在特定的用户一直使用大容量的频带的情况下，当其他用户暂时需要大容量的频带时，将发生不能应对的事态。

发明内容

因此，本发明的目的是，提供一种采用了频带控制和使用频带管理的码分复用光接入网络系统，该系统能够对各种长度的数据包信号进行处理，而且，即使在其他用户暂时需要大容量频带的情况下也能够应对。

本发明是一种光接入网络系统，在被设置在经营者侧的装置、即光线路终端装置与被设置在用户侧的装置、即光终端装置之间，进行基于码分复用方式的双向光通信。光线路终端装置与多个光终端装置，通过光纤传输路、光合/分路器以及多个分支光纤传输路被连接。在光纤传输路的其一端设有光合/分路器，光线路终端装置与该光纤传输路的另一端连接。而且，该光纤传输路通过光合/分路器被分支成多个分支光纤传输路，该分支光纤传输路各自分别与一个光终端装置连接。

为了达到上述的目的，根据本发明的主要宗旨，提供具有以下结构的码分复用光接入网络系统。

作为本发明的码分复用光接入网络系统的基本构成要素的光线路终端装置和多个光终端装置分别具有以下的特征。

光线路终端装置具有：频带控制部和频带分配部，频带控制部具有与光终端装置的数量相等个数的信号转换器对。另外，光终端装置具有频带控制部和频带分配部，频带控制部具有1组信号转换器对。

光线路终端装置和光终端装置的各个信号转换器对，作为分别具有通信频带可变控制功能的1组可变串/并转换部和可变并/串转换部的组而被设置。

频带分配部，具有：多个编码器(以下也称为编码器组。)，对从可变串/并转换部输出的并行信号进行编码；多个解码器(以下也称为解码器组。)，对被输入到可变并/串转换部的并行信号进行解码。另外，频带分配部具有对从编码器组输出的并行信号进行多路复用的并行信号合成器、和为了生成被输入到解码器组的并行信号将串行信号进行分割的串行信号分配器。

为了构成本发明的码分复用光接入网络系统，光线路终端装置最好具有与光终端装置的数量相等个数的PHY/MAC(Physical Layer/MediaAccess Control Layer：物理层/介质接入控制层)接口、和光电转换器。另外，每个各光终端装置最好具有PHY/MAC接口、和光电转换器。  光线路终端装置所具有的PHY/MAC接口，具有对从连接有本发明的码分复用光接入网络系统的外部网络、即城域网(Metropolitan AreaNetwork)输入到第三层交换机的串行信号、和从第三层交换机输出的串行信号进行4B5B转换的功能。即，第三层交换机具有把从光线路终端装置输出的被进行了4B5B转换的串行信号发送到外部的城域网等，和把从外部的城域网等送到本发明的码分复用光接入网络系统的串行信号输入到光终端装置的功能。

第三层交换机具有OSI(Open System Interconnection)参照模型的第3层的路由功能、和OSI参照模型的第2层的转送功能(介质接入控制功能)。PHY/MAC接口具有作为OSI参照模型的介质接入控制层、即第2层和作为OSI参照模型的物理层、即第1层的接口的功能。

光线路终端装置和光终端装置各自具有的光电转换器把被输入到光线路终端装置和光终端装置各自具有的频带分配部的信号转换成电信号，并且把从频带分配部输出的信号转换成光信号。

可变串/并转换部最好具有：分支电路(多路信号分离器：demultiplexer)、第1缓冲电路、第1缓冲电路组、可变串/并转换器控制器。分支电路把串行信号转换成并行信号。第1缓冲电路暂时保存串行信号并输入到分支电路。第1缓冲电路组暂时保存从分支电路输出的并行信号并输入到频带分配部。可变串/并转换部控制部优选具有：分支电路控制信号生成器、高速可变时钟信号生成器和延迟时钟信号生成器。可变串/并转换部控制部向分支电路、第1缓冲电路和第1缓冲电路组供给控制信号。

另外，可变并/串转换部优选具有多路复用电路(多路复用器：multiplexer)、第2缓冲电路组、第2缓冲电路、可变并/串转换部控制部。多路复用电路把并行信号转换成串行信号。第2缓冲电路组暂时保存从频带分配部所具有的解码器组输出的并行信号并输入到多路复用电路。第2缓冲电路暂时保存从多路复用电路输出的串行信号并输出。可变并/串转换部控制部，优选具有：多路复用电路控制信号生成器、高速可变时钟信号生成器、和延迟时钟信号生成器。可变并/串转换部控制部向多路复用电路、第2缓冲电路以及第2缓冲电路组供给控制信号。

根据本发明的码分复用光接入网络系统，光线路终端装置和光终端装置分别具有频带控制部和频带分配部。而且，频带控制部设有由可变串/并转换部和可变并/串转换部的组构成的信号转换器对。

从城域网等连接有本发明的码分复用光接入网络系统的外部输入到光线路终端装置中的数据包信号等的串行信号，通过频带控制部所具有的可变串/并转换部被转换成并行信号。即，在可变串/并转换部中，所谓串行信号的1个输入信号被转换成所谓并行信号的多个(设n为1以上的整数，设n个。)输出信号组。

在以下的说明中，把从可变串/并转换部输出的构成输出信号组的输出信号的个数n设为并行数。另外，从分支电路等输出的并行信号，由于是并的多个输出信号的集合，所以称为输出信号组是正确的，但在不产生混淆的范围内，有时简称为输出信号。例如，有时取代“从可变串/并转换部输出的构成并行信号的多个输出信号分别被输入到频带分配部”的记载，而简略为“从可变串/并转换部输出的输出信号被输入到频带分配部。”同样，被输入到多路复用电路等的并行信号，虽然称为输入信号组是正确的，但有时也只简略为输入信号。

从可变串/并转换部输出的输出信号被输入到频带分配部。频带分配部具有由对从可变串/并转换部输出的并行信号进行编码的多个编码器构成的编码器组，构成并行信号的多个输出信号被逐一输入到构成该编码器组的编码器中，并被进行编码。在并行数为n的并行信号的情况下，n个输出信号的每个被并行地逐一并行地输入到频带分配部所具有的构成编码器组的n个编码器中，并被进行编码。

在被输入到频带控制部所具有的可变串/并转换部中的串行信号(例如数据包信号)在时间轴上的长度较长的情况下，设定大的并行数，另外，在数据包信号较短的情况下，设定小的并行数。

即，通过根据被输入到光线路终端装置中的数据包信号的长度，设定可变串/并转换部的并行数，可将各种长度的数据包信号转换成并行信号。换言之，也可以说光线路终端装置所具有的可变串/并转换部具有通信频带可变控制功能。因此，根据本发明的光接入网络系统，能够处理各种长度的数据包信号。利用该通信频带可变控制功能，可进行使用频带管理。

光线路终端装置的频带控制部设有与光终端装置的数量相等个数的信号转换器对，光终端装置的频带控制部设有1组信号转换器对。而且，光线路终端装置和光终端装置所具有的各个频带分配部具有对从可变串/并转换部输出的并行信号进行编码的编码器组、和对被输入到可变并/串转换部的并行信号进行解码的解码器组。

从编码器组输出的并行信号通过并行信号合成器被进行多路复用，从解码器组输出的串行信号通过串行信号分配器被进行分割。从光线路终端装置向光终端装置传输的信号、或从光终端装置向光线路终端装置传输的信号都是对于利用编码器将并行信号编码后的信号进行了多路复用后的码分复用信号。

即，从光线路终端装置向光终端装置传输的信号是，通过被光线路终端装置的频带分配部所具有的编码器组进行编码，且被多路复用，而转换成串行信号的码分复用信号。换言之，从光线路终端装置向光终端装置传输的信号在被光线路终端装置的频带分配部所具有的编码器组进行了编码并被输出的阶段，是被编码的并行信号，但通过由并行信号合成器进行多路复用，而成为转换成串行信号的码分复用信号。

该码分复用信号在光终端装置中被接收，并通过被输入到光终端装置的频带分配部所具有的串行信号分配器，且被进行分割，而转换成并行信号。刚从串行信号分配器输出的并行信号，是编码后的状态的并行信号。该编码后的状态的并行信号由频带分配部所具有的解码器被进行解码。该解码后的并行信号被输入到光终端装置的频带控制部所具有的可变并/串转换部，并被转换成串行信号。

从光终端装置向光线路终端装置传输的信号与上述从光线路终端装置向光终端装置传输的信号同样，通过被光终端装置的频带分配部所具有的编码器进行编码，且多路复用，而成为被转换成串行信号的码分复用信号。该码分复用信号，在光线路终端装置中被接收，通过被输入到光线路终端装置的频带分配部所具有的串行信号分配器并被进行分割，而被转换成并行信号，且通过频带分配部所具有的解码器被解码。该解码后的并行信号被输入到光线路终端装置的频带控制部所具有的可变并/串转换部，并被转换成串行信号。

假设在被分配了某个特定的光终端装置的用户暂时需要大容量频带的情况下，对于与该光终端装置对应的光线路终端装置的信号转换器对和该光终端装置所具有的信号转换器对设定多的并行数。这样，即使在用户暂时需要大容量的频带的情况下，也能够应对光线路终端装置与被分配给该用户的光终端装置之间的信号收发。即，可实现频带控制和使用频带管理。

光线路终端装置，例如通过借助第三层交换机与本发明的码分复用光接入网络系统的外部网络(城域网)连接，可实现以下的功能。通过第三层交换机，容易实现本发明的码分复用光接入网络系统与城域网等的连接。利用第三层交换机所具有的路由功能，能够在具有不同网络地址的多个子网络(与本发明的码分复用光接入网络系统相同种类的系统)之间相互地进行基于数据包的通信。

光线路终端装置和光终端装置分别具有具备了4B5B转换功能的PHY/MAC接口，由此，即使在输入到本发明的码分复用光接入网络系统的、或从其输出的2值数字串行信号是同一值(1或0的值)连续的数字信号的情况下，也转换成同一值不连续的数字信号。因此，例如可避免因在构成数据包信号的2值数字串行信号中包含同一值连续的部分而产生的难以抽出同步信号等固有的问题。

PHY/MAC接口起到作为OSI参照模型的介质接入控制层、即第2层和OSI参照模型的物理层、即第1层的接口的功能，由此，能够实现第三层交换机与可变串/并转换部的连接、和第三层交换机与可变并/串转换部的连接。

另外，光线路终端装置和光终端装置分别具有光电转换器，由此，将从频带分配部输出的电码分复用信号转换成光码分复用信号，且将光码分复用信号转换成电码分复用信号并输入到频带分配部。通过该光电转换功能，可利用PON将光线路终端装置和光终端装置连接。

可变串/并转换部通过具有分支电路、第1缓冲电路、第1缓冲电路组、可变串/并转换部控制部，可实现以下的功能。从PHY/MAC接口输出的串行信号首先被输入到第1缓冲电路并被暂时保存。将该串行信号根据从第1高速可变时钟信号生成器输出的高速可变时钟信号，从第1缓冲电路输出并输入到分支电路。在分支电路中，该串行信号被转换成并行信号。从分支电路输出的并行信号被输入到第1缓冲电路组，并被暂时保存。

关于详细的情况将在后面说明，但是，根据被输入到第1缓冲电路的、从可变串/并转换部控制部提供的读出信号的设定方法，能够设定将从PHY/MAC接口输出的串行信号转换成并行数为几的并行信号。例如，在以转换成并行数为3的并行信号的方式来设定读出信号的情况下，只要设定为，在并行信号的通信速度、即PON速率(与低速时钟信号的频率对应。)的一个周期的范围内，将串行信号的通信速度、即接口速率(与高速时钟信号的频率对应。)的时钟脉冲，从PON速率的1个周期的先头位置开始连续生成3个即可。因此，由于能够转换成与该时钟脉冲数量相等的并行数的并行信号，所以通过选择该时钟脉冲的数量，能够使通信频带可变。即，可实现具有通信频带可变控制功能的串/并转换。

另外，可变并/串转换部通过具有多路复用电路、第2缓冲电路组、第2缓冲电路、可变并/串转换部控制部，可实现以下的功能。从频带分配部的解码器组输出的并行信号首先被输入到第2缓冲电路组，并被暂时保存。将该并行信号根据从第2高速可变时钟信号生成器输出的高速可变时钟信号，从第2缓冲电路组输出并输入到多路复用电路。在多路复用电路中，将该并行信号转换成串行信号。从多路复用电路输出的串行信号被输入到第2缓冲电路，并被暂时保存。

关于可变并/串转换部中的从并行信号向串行信号的转换，将在后面详细说明，但与上述的从串行信号向并行信号的转换的情况相同。即，根据被输入到第1缓冲电路中的、从可变串/并转换部控制部提供的读出信号的设定方法，无论并行数是几的并行信号都能够转换成串行信号。即，可实现具有通信频带可变控制功能的并/串转换。

附图说明

图1是码分复用光接入网络系统的概略结构框图。

图2是可变串/并转换部的概略结构框图。

图3是用于说明可变串/并转换部的动作的时序图。

图4是可变串/并转换部的概略电路图。

图5是用于说明以可变串/并转换部的分支电路为中心的动作的时序图。

图6是可变并/串转换部的概略结构框图。

图7是用于说明可变并/串转换部的动作的时序图。

图8是可变并/串转换部的概略电路图。

图9是用于说明以可变并/串转换部的多路复用电路为中心的动作的时序图。

图10是控制信号生成电路的概略电路图。

图11是用于说明控制信号生成电路的动作的时序图。

图中：10-光线路终端装置(Optical Line Terminal)；12、38、40、112、152-频带分配部；12-1、54、56、114-编码器组；12-2、58、60、154-解码器组；14、42、44-频带控制部；14-1、14-2-信号转换器对；16-1、16-2、62、64-PHY/MAC接口；18-第三层交换机；20、22、66、68-1000Base-T以太网；24-1、24-2-分支光纤传输路；26-1、48-1、52-1-并行信号合成器；26-2、48-2、52-2-串行信号分配器；28、46、50-光电转换器；30-光纤传输路；32-光合/分路器；34、36-光终端装置(Optical Network Unit)；70、72-收发信号处理部；74-城域网；80-可变串/并转换器；82-第1缓冲电路；84、160-分支电路；86-第1缓冲电路组；88-可变串/并转换部控制部；90、130-高速可变时钟信号生成器；92、132-高速时钟信号生成器；94-分支电路控制信号生成器；96、136-延迟时钟信号生成器；98、138-分频器；100、140-频带管理器；102、142-命令总线接口；104、144-计时器；106、146-存储器；110、150-PHY/MAC接口；120-可变并/串转换部；122-第2缓冲电路；124、166-多路复用电路；126-第2缓冲电路组；128-可变并/串转换部控制部；134-多路复用电路控制信号生成器；160A、160B、166A、182-与门组；162-第1堆栈存储器(FIFO-1)；164-第1堆栈存储器组；166B、184-或门；168-第2堆栈存储器(FIFO-2)；170-第2堆栈存储器组；172、178-控制信号生成部；174-2位计数器；176-移位寄存器；180-与非门组；186-与门；188-触发器电路；190-控制信号生成电路。

具体实施方式

下面，参照附图，对本发明的实施方式进行说明。另外，各图只是表示本发明涉及的一个构成例，只是以能够理解本发明的程度概略性表示各个构成要素的配置关系，本发明不受图示例的限定。另外，在以下的说明中，虽然有时假定特定的并行数，使用特定的电路部件等，但这些只是优选例的一种，因此，不受这些的任何限定。在各图中，虽然使用沿着信号的传输路的箭头来标记识别在该传输路中传播的信号的识别编号或识别符号，但也有省略沿着信号传输路的箭头而直接在传输路中标记识别在该传输路中传播的信号的识别编号或识别符号的情况。另外，在各图中，有时也对于相同的构成要素标记相同的编号来表示，且省略其重复的说明。

<码分复用光接入网络系统>

参照图1，说明本发明的码分复用光接入网络系统的结构及其动作。图1是本发明的码分复用光接入网络系统的概略方框结构图。在图1中，假定加入者数(用户数)为2个的情况、即光终端装置为2台的情况，但不限于2台，多少台都是一样。另外，为了识别多个光终端装置，有时也把被分配了第1信道的光终端装置设为ONU-1、把被分配了第2信道的光终端装置设为ONU-2进行说明。即，光终端装置34是ONU-1，光终端装置36是ONU-2。由于ONU-1和ONU-2具有相同的结构，所以在以下的说明中，在说明ONU-1和ONU-2的结构时，在不发生混淆的范围内，有时只单纯标记为光终端装置，不区别两者地进行说明。

本发明的码分复用光接入网络系统是，在设置在经营者侧的装置、即光线路终端装置10与设置在用户侧的装置、即ONU-1和ONU-2之间，进行基于码分复用方式的双向光通信的光接入网络系统。以下，有时也将光线路终端装置10称为OLT。OLT与多个光终端装置(ONU-1和ONU-2)通过光纤传输路30、光合/分路器32和多个分支光纤传输路(分支光纤传输路24-1和24-2)被连接。光纤传输路30，在其一端设有光合/分路器32，该光纤传输路30的另一端与光线路终端装置10连接。另外，该光纤传输路30通过光合/分路器32被分支为分支光纤传输路24-1和分支光纤传输路24-2，该分支光纤传输路24-1和24-2分别与ONU-1和ONU-2连接。

本发明的码分复用光接入网络系统的特征是，光线路终端装置10具有频带控制部14和频带分配部12，频带控制部14具有与光终端装置数量(这里是2个)相等个数的信号转换器对。在图1所示的例中，由于光终端装置的数量为2个，所以具有信号转换器对14-1和14-2。另外，ONU-1和ONU-2分别具有频带控制部42和44、以及频带分配部38和40。频带控制部42和44分别具有1组信号转换器。

光线路终端装置10、ONU-1和ONU-2各自具有的频带控制部、频带分配部、以及信号转换器对具有相同的结构。因此，在光线路终端装置10的结构说明中说明这些结构，在ONU-1和ONU-2的结构说明中，省略其说明。

在光线路终端装置10中具有的信号转换器对14-1和14-2，分别由各自具有通信频带可变控制功能的1组可变串/并转换部及可变并/串转换部的组构成。例如，信号转换器对14-1作为可变串/并转换部14-1-a和可变并/串转换部14-1-b的组而构成。如图1所示，信号转换器14-2也是同样。

频带分配部12具有由编码器1～8构成的编码器组和由编码器9～16构成的编码器组。由编码器1～8构成的编码器组是对应ONU-1而具备的编码器组，由编码器9～16构成的编码器组是对应OUN-2而具备的编码器组。由于各个编码器组的结构及其动作相同，所以这里说明对应光终端装置34(ONU-1)而具备的编码器组。此外，在图1中，省略编码器2～7和编码器10～15而进行表示。另外，关于解码器，也同样地省略解码器2～7和解码器10～15而进行表示。

向编码器组(由编码器1～8的多个编码器构成。)输入从可变串/并转换部14-1-a输出的并行信号15-1。根据从PHY/MAC接口16-1提供给可变串/并转换部14-1-a的串行信号17-1的长短决定并行信号15-1的并行数。因此，串行信号17-1越长，从可变串/并转换部14-1-a提供给构成编码器组的编码器1～8的并行数被设定得越大，输入并行信号的编码器的个数越多。

即，在串行信号17-1的长度充分短的情况下，只要把并行数设定为1即可，在这种情况下，输入并行信号的编码器只有编码器1。另一方面，随着串行信号17-1的长度变长，并行数按顺序增大设定为2～8，据此，并行信号被输入到编码器1和2、编码器1、2、和3、编码器1、2、3、和4、最大被输入到1～8的全部。在图1所示的频带分配部12中，对应串行信号17-1的长度，最大可把并行数设定为8。

另外，频带分配部12具有由解码器1～8构成的解码器组、和由解码器9～16构成的解码器组。由解码器1～8构成的解码器组是对应ONU-1的编码器1～8而具备的解码器组，由解码器9～16构成的解码器组是对应ONU-2的编码器9～16而具备的解码器组。由于这些解码器组的结构和动作都相同，所以，这里说明对应ONU-1而具备的解码器组。

从解码器组(由解码器1～8的多个解码器构成。)向可变并/串转换部14-1-b输入并行信号15-2。从光电转换器28输出的串行信号，是将从ONU-1和ONU-2编码、多路复用并传输来的光码分复用信号进行光电转换，并作为电码分复用信号而生成的信号。电码分复用信号由串行信号分配器26-2进行强度分割，并被分别输入到解码器1～16。

对每个解码器1～8所设定的编码与对OUN-1所具有的每个编码器1～8所设定的编码相等。而且，对每个解码器9～16所设定的编码与对OUN-2所具有的每个编码器9～16所设定的编码相等。即，对于光线路终端装置10所具有的解码器i所设定的编码与对于ONU-1所具有的编码器i所设定的编码相等，对于光线路终端装置10所具有的解码器j所设定的编码与对于ONU-2所具有的编码器j所设定的编码相等。这里，i是1～8的全部的整数，j是9～16的全部的整数。

此外，对OLT所具有的编码器1～16设定相互不同的编码。而且，与针对这些编码器1～16所设定的编码对应，来对ONU-1和ONU-2所具有的解码器1～16设定编码。同样对于ONU-1和ONU-2所具有的编码器1～16设定相互不同的编码。而且与对这些编码器1～16所设定的编码对应，来对OLT所具有的解码器1～16设定编码。

另外，OLT所具有的频带分配部12具有：并行信号合成器26-1，将从由编码器1～16构成的编码器组输出的并行信号进行多路复用；串行信号分配器26-2，为了生成输入到由解码器1～16构成的解码器组的并行信号，分割串行信号。ONU-1所具有的频带分配部38，具有：并行信号合成器48-1，将从由编码器1～8构成的编码器组输出的并行信号进行多路复用；串行信号分配器48-2，为了生成输入到由解码器1～8构成的解码器组的并行信号，分割串行信号。ONU-2所具有的频带分配部40，具有：并行信号合成器52-1，将从由编码器9～16构成的编码器组输出的并行信号进行多路复用；串行信号分配器52-2，为了生成输入到由解码器9～16构成的解码器组的并行信号，分割串行信号。

OLT具有PHY/MAC接口16-1和16-2。一般的情况下，希望PHY/MAC接口具有与光终端装置数量相等的个数。图1所示的本发明的码分复用光接入网络系统，由于是具有2个光终端装置的系统，所以OLT具有2个PHY/MAC接口。PHY/MAC接口16-1和16-2分别通过1000Base-T以太网(注册商标，以下同样)20和22与第三层交换机18连接。即，通过第三层交换机18，PHY/MAC接口16-1和16-2与外部网络、即城域网74连接。

另外，ONU-1和ONU-2分别具有PHY/MAC接口62和64。PHY/MAC接口62和64分别通过1000Base-T以太网66和68，与ONU-1和ONU-2的收发信号处理部70和72连接。

OLT所具有的光电转换器28将从光纤传输路30提供的光码分复用信号31转换成电码分复用信号，并进供给串行信号分配器26-2。在串行信号分配器26-2中将该电码分复用信号进行强度分割，并作为并行信号输出，提供给频带分配部12所具有的解码器组12-2。另外，从频带分配部12所具有的编码器组12-1输出的并行信号被输入到并行信号合成器26-1，并被作为串行信号输出，且输入到光电转换器28。光电转换器28将该串行信号转换成光串行信号29，并输出到光纤传输路30。

光电转换器28具有把从光纤传输路30提供的光码分复用信号31转换为电码分复用信号的功能、和把从并行信号合成器26-1输出的串行信号转换为光串行信号29的功能。即，起到把输入到OLT所具有的频带分配部12的信号转换成电信号，以及把从频带分配部12输出的信号转换成光信号的作用。

这里，把光形态的串行信号记述为光串行信号，以区别电形态的串行信号。在以后的记载中，在同样需要区别光形态的串行信号和电形态的串行信号时，也把光形态的串行信号记述为光串行信号加以区别。

ONU-1所具有的光电转换器46把从光纤传输路24-1提供的光码分复用信号41-1转换成电码分复用信号，并提供给串行信号分配器48-2。在串行信号分配器48-2中通过对该电码分复用信号进行强度分割，使其成为并行信号，并提供给频带分配部38所具有的解码器组58。另外，从频带分配器38所具有编码器组54输出的并行信号被输入到并行信号合成器48-1，并被作为串行信号输出，且被输入到光电转换器46。光电转换器46把该串行信号转换成光串行信号43-1，并输入到分支光纤传输路24-1。

即，光电转换器46起到把被输入到ONU-1所具有的频带分配部38的信号转换成电信号，以及把从频带分配部38输出的信号转换成光信号的作用。而且，同样地，ONU-2所具有的光电转换器50起到把被输入到ONU-2所具有的频带分配部40的信号转换成电信号，以及把从频带分配部40输出的信号转换成光信号的作用。

这里，沿着信号的流路，一直到到达光终端装置(ONU-1)34为止，对从城域网74通过第三层交换机18被要发送到分配了第1信道的光终端装置(ONU-1)34的信号，被中心局、即光线路终端装置(OLT)10取得的情况进行说明。

从城域网74通过第三层交换机18，被OLT取得的要发送给ONU-1的信号被输入到PHY/MAC接口16-1，进行每4位转换成5位的数据模式的4B5B转换，并被输入到频带控制部14所具有的可变串/并转换部14-1-a。然后，从可变串/并转换部14-1-a作为并行信号15-1被生成并被输出。

此时，并行数根据被OLT取得的要发送到ONU-1的信号的长度，被设定为从1到8的大小。即，通过根据要发送到ONU-1的信号的长度来设定可变串/并转换部的并行数，可将各种长度的要发送到ONU-1的信号转换成并行信号。因此，假设在被分配了ONU-1的用户暂时需要大容量频带的情况下，对于与ONU-1对应的、OLT的可变串/并转换部14-1-a和该ONU-1所具有的频带控制部42的可变并/串转换部42-2，可设定多的并行数。由此，即使在该用户暂时需要大容量频带的情况下也可以对应。

从可变串/并转换部14-10a输出的并行信号15-1，被输入到编码器组12-1所具有的编码器1～8。此时，在并行数为i的情况下，并行信号被输入到编码器1～i，其他的编码器不输入任何信号。这里，i是1～8的整数。即，除了并行数是8的情况以外，在编码器组12-1所具有的编码器1～8中存在未输入并行信号的编码器。

由编码器组12-1所具有的编码器1～8进行编码后的并行信号被输入到并行信号合成器26-1，且被多路复用，并被作为串行信号而输出，且被输入到光电转换器28。光电转换器28把该串行信号转换成光串行信号29，并输出到光纤传输路30。

在光纤传输路30中传播的光串行信号29，通过光合/分路器32被分支成为分支光串行信号41-1和41-2，并分别被输入到ONU-1和ONU-2。被输入到ONU-2的分支光串行信号41-2，通过光电转换器50和串行信号分配器52-2输入。这里，由于对于解码器组60所具有的解码器9～16所设定的编码与对编码器组12-1所具有的编码器1～8所设定的编码不同，所以不能被解码，而不能作为信号接收。即，意味着被分配了第2信道的光终端装置(ONU-2)36，不能接收要发送到被分配了第1信道的光终端装置(ONU-1)34的信号。

被输入到ONU-1中的分支光串行信号41-1在分支光纤传输路24-1中传播，并被输入到光电转换器46中。被输入到光电转换器46中的分支光串行信号41-1被转换成电码分复用信号，并被提供给串行信号分配器48-2。该电码分复用信号在串行信号分配器48-2中被进行强度分割，并提供给频带分配器38所具有的解码器组58。

虽然在串行信号分配器48-2中进行强度分割后的并行信号被输入到解码器组58所具有的全部解码器1～8中，但在这里被解码的只是在发送侧、即OLT所具有的编码器组12-1中被编码的信号成分。即，例如，在由编码器组12-1作为并行数为6的并行信号而进行了编码的情况下，只有由编码器1～6编码的信号成分在解码器组58所具有的解码器1～6中被分别解码。被输入到解码器7和8的由串行信号分配器48-2强度分割后的信号成分不会被作为信号而被解码。不限于并行数是6的情况，并行数无论是1～8中的几，都是同样。

从解码器组58输出的并行信号被输入到可变并/串转换器42-2，并被转换成串行信号后输出。由该可变并/串转换器42-2转换并输出的串行信号，是与从上述的第三层交换机18通过1000Base-T以太网20，提供给PHY/MAC接口16-1的要发送到第1信道的串行信号相同内容的信号。

由可变并/串转换部42-2转换并输出的串行信号63被输入到PHY/MAC接口62，被4B5B转换，并通过1000Base-T以太网6被传输给收发信号处理部70。由此，从OLT向OUN-1传输的要发送到第1信道的信号，被传输到第1信道的收发信号处理部70。

在上述的说明中，对要发送到第1信道的信号的传输路径进行了说明，关于要发送到第2信道的信号的传输路径也是同样。OLT中，第1信道用构成部分和第2信道用的构成部分对称形成。例如，PHY/MAC接口16-2、可变串/并转换部14-2-a、以及编码器组12-1的编码器9～16，分别与第1信道用的PHY/MAC接口16-1、可变串/并转换部14-1-a、以及编码器组12-1的编码器1～8对应。因此，在上述的说明中，只要在出现第1信道用的PHY/MAC接口16-1、可变串/并转换部14-1-a、以及编码器组12-1的编码器1～8的位置，分别置换为PHY/MAC接口16-2、可变串/并转换部14-2-a、以及编码器组12-2的编码器9～16，能够同样地说明要发送到第2信道的信号的传输路径。另外，由于ONU-1与ONU-2具有相同的结构，所以在上述的说明中，只要置换成与ONU-1的构成部分对应的ONU-2的构成部分，即可同样说明要发送到第2信道的信号的传输路径。

下面，沿着信号的流路，说明从第2信道的收发信号处理部72向OLT传输的第2信道的信号。

从第2信道的收发信号处理部72输出的第2信道的信号通过1000Base-T以太网被输入到PHY/MAC接口64，进行把每4位转换成5位的数据模式的4B5B转换，并输出。从PHY/MAC接口64被进行4B5B转换并输出的串行信号65被输入到频带控制部44所具有的可变串/并转换部44-1，并作为并行信号45-1被生成并输出。此时，并行数根据从第2信道的收发信号处理部72输出的第2信道的信号的长度，被设定为从1到8的大小。即，通过根据第2信道的信号的长度来设定可变串/并转换部的并行数，可将各种长度的第2信道的信号转换成并行信号。因此，假设在被分配了光终端装置(ONU-2)的用户暂时地为了向OLT传输而需要大容量频带的情况下，对于与ONU-2所具有的频带控制部44的可变串/并转换部44-1以及OLT所具有的可变并/串转换部14-2-b，可设定多的并行数。这样，即使在该用户暂时需要大容量频带的情况下也可以对应。

从可变串/并转换部44-1输出的并行信号45-1，被输入到编码器组56所具有的编码器9～16。此时，在并行数为(j+1)的情况下，并行信号被输入到编码器9～(j+9)，其他的编码器不输入任何信号。这里，j是0～7的整数。即，除了并行数是8的情况以外，在编码器组56所具有的编码器9～16中存在未输入并行信号的编码器。

由编码器组56所具有的编码器9～16进行了编码的并行信号被输入到并行信号合成器52-1中，并被作为串行信号输出，且被输入到光电转换器50中。光电转换器50把该串行信号转换成光串行信号43-2，并输出到分支光纤传输路24-2。

在分支光纤传输路24-2中传播的光串行信号43-2经由光合/分路器32，作为光串行信号31，在光纤传输路30中传播，并被输入到OLT所具有的光电转换器28中，进行光电转换，并被作为串行信号输出。

从光电转换器28输出的串行信号被输入到串行信号分配器26-2，并被进行8分割，然后被分别输入到解码器组12-2所具有的解码器9～16且被进行解码，然后作为并行数为8的并行信号15-3被输出。并行信号15-3被输入到信号转换器对14-2所具有的可变并/串转换部14-1-c中。被输入到可变并/串转换部14-1-c中的并行信号15-3，被作为串行信号17-2生成并输出。串行信号17-2被输入到PHY/MAC接口16-2，并被进行4B5B转换后输出，并通过1000Base-T以太网22被输入到第三层交换机18。串行信号17-2被进行了4B5B转换后的串行信号，是具有与从第2信道的收发信号处理部72输出的、通过1000Base-T以太网68被输入到光终端装置36所具有的PHY/MAC接口64的向OLT传输的第2信道的传输信号相同内容的信号。

串行信号17-2被进行4B5B转换，并被输入到第三层交换机18中的串行信号通过第三层交换机被传输到城域网74。由此，从光终端装置36向OLT传输的第2信道的信号被传输到城域网74。

在上述的说明中，说明了第2信道的信号从ONU-2向OLT传输的情况的信号传输路径，但关于第1信道信号的传输路径也是同样。分配了第2信道的ONU-2、与分配了第1信道的ONU-1，其结构相同。

因此，例如，ONU-1的PHY/MAC接口62、频带控制部42、频带分配部38以及光电转换器46分别与ONU-2的PHY/MAC接口64、频带控制部44、频带分配部40以及光电转换器50对应。因此，在上述的说明中，只要置换与ONU-2的构成部分对应的ONU-1的构成部分，则可对第2信道的信号的传输路径进行同样的说明。另外，由于OLT的第1信道用的构成部分与第2信道用的构成部分具有对称的构造，所以在上述的说明中，只要置换成与第2信道用的构成部分对应的第1信道用的构成部分，则对于第1信道的信号的传输路径可进行同样的说明。

<可变串/并转换部>

[结构]

下面，参照图2说明可变串/并转换部的结构。图2是可变串/并转换部的概略的结构方框图。

图2所示的可变串/并转换部，在图1所示的码分复用光接入系统的OLT的频带控制部14中，被作为可变串/并转换部14-1-a以及14-2-a而设置，在ONU-1的频带控制部42中，被作为可变串/并转换部42-1、在ONU-2的频带控制部44中被作为可变串/并转换部44-1而设置。

可变串/并转换部80具有分支电路84、第1缓冲电路82、第1缓冲电路组86和可变串/并转换部控制部88。分支电路84把从第1缓冲电路82输出的串行信号g1转换成并行信号85。并行信号85例如相当于图1中的并行信号15-1。第1缓冲电路82被设置在PHY/MAC接口110与分支电路84之间，暂时保存从PHY/MAC接口110提供的串行信号e1，并作为串行信号g1输出。串行信号g1被输入到分支电路84。第1缓冲电路组86暂时保存从分支电路84输出的并行信号85，生成并行信号81并输出。并行信号81被输入到频带分配部112所具有的编码器组114。

可变串/并转换部控制部88具有控制信号生成部172、高速时钟信号生成器92、和分频器98。控制信号生成部172具有分支电路控制信号生成器94、高速可变时钟信号生成器90和延迟时钟信号生成器96。在图2中，对于控制信号生成部172，为了便于说明其功能，将其分离表示成分支电路控制信号生成器94、高速可变时钟信号生成器90、和延迟时钟信号生成器96，但如后述那样，在电路安装上构成为一体。

分支电路控制信号生成器94生成分支电路84的开关切换信号h1，并提供给分支电路84。高速可变时钟信号生成器90，生成第1缓冲电路82的读出信号f1，并提供给第1缓冲电路82。延迟时钟信号生成器96，生成用于把来自分支电路84的输出信号、即并行信号85写入第1缓冲电路组86的写入信号i1-1～i1-8，并提供给第1缓冲电路组86。

在图2中，虽然只表示出1条传输从分支电路控制信号生成器94向分支电路84提供的开关切换信号h1的信号线路，但在实际电路中形成有多条信号线。

第1缓冲电路组86并列设有8个缓冲电路(1～8)而形成，暂时保存并行信号85，并作为并行信号81输出。在图2中，虽然表示出第1缓冲电路组86构成为并列8个缓冲电路的情况，即，并行数的最大值是8的情况，但并行数的最大值不限于8。

在串联信号e1是从OLT向ONU-1或ONU-2发送的发送信号的情况下，例如，串行信号e1相当于从PHY/MAC接口16-1向可变串/并转换部14-1-a提供的串行信号17-1。另外，在串联信号e1是从ONU-1或ONU-2向OLT发送的发送信号的情况下，例如，串行信号e1相当于从光终端装置36所具有的PHY/MAC接口64向可变串/并转换部44-1提供的串行信号65。

第1缓冲电路组86用于把从分支电路84输出的并行信号85暂时保存，并作为并行信号81输入给频带分配部112。这里，所谓频带分配部112是OLT所具有的频带分配部12、或者ONU-1和ONU-2分别具有的频带分配部38和40等的总称，在图2中，只图示了频带分配部的一部分。在图2所示的可变串/并转换部控制部88被设置在图1所示的OLT中的情况下，从第1缓冲电路组82输出的并行信号81相当于向频带分配部12输入的并行信号15-1等。另外，在图2所示的可变串/并转换部控制部88被分别设置在图1所示的ONU-1和ONU-2中的情况下，从第1缓冲电路组82输出的并行信号81相当于分别向频带分配部38和40输入的并行信号45-1等。此外，关于频带管理部100的结构及其动作将在后面说明。

[动作]

参照图3，说明可变串/并转换部80的动作。图3是用于说明可变串/并转换部80的动作的时序图。为了便于说明，图3表示第1缓冲电路组86的并列缓冲电路数为8的示例，并假设要处理的信号的并行数为3的情况进行动作说明，但以下的说明不限于这些条件而成立。

从图3的最上段的第1段到最下段的第18段所示的时序图分别如下所述。

第1段所示的时间波形(a1)是从高速时钟信号生成器92输出，提供给高速可变时钟信号生成器90的高速时钟信号的时间波形。另外从高速时钟信号生成器92还把同一信号提供给分频器98、分支电路控制信号生成器94和延迟时钟信号生成器96。有时也把从高速时钟信号生成器92输出的高速时钟信号称为高速时钟信号a1。高速时钟信号a1的频率与1000Base-T以太网的时钟信号频率相等。

以后，同样地，对于时序图的第2段以后所示的表示时间波形的信号，使用为了识别各个时间波形而附加的记号b1、c1等，记载为低速时钟信号b1、频带设定信号c1等。

第2段所示的时间波形(b1)是从分频电路98输出的低速时钟信号b1的时间波形。低速时钟信号b1是由高速时钟信号a1通过分频器98分频而生成的信号，其频率与并行信号的通信速度、即PON速率频率相等。

第3段所示的时间波形(c1)是从后述的频带管理部100提供的频带设定信号c1的时间波形，是并行数的设定信号。是在控制信号生成部172中，由高速可变时钟信号生成器90和延迟时钟信号生成器96读取，为了决定可变串/并转换中的并行数所使用的信号。在图3中，表示输出用于把并行数设定为3的信号(第3段所示的时间波形中表示了“3”。)、然后输出用于接下来把并行数设定为4的信号(第3段所示的时间波形中表示了“4”。)的情况。频带设定信号c1的具体的信号形式属于频带管理部100和控制信号生成部172的设计方面的事项。另外，在图3中虽然只示出了1条传输频带设定信号c1的线路，但也可以设置多条平行的传输路。

第4段所示的时间波形(d1)是从PHY/MAC接口110向第1缓冲电路82提供的、与后述的从PHY/MAC接口110输出的串行信号e1同步的高速时钟信号d1的时间波形。

第5段所示的时间波形(e1)是从PHY/MAC接口110输出的串行信号e1的时间波形。这里，D1、D2和D3等是表示数据的内容的记号。数据的内容例如以2值数字信号的形式表示。在实际的通信中，D1、D2和D3等是IP数据包形式的信号。串行信号e1根据高速时钟信号d1被写入第1缓冲电路82中。

第6段所示的时间波形(f1)如后述那样，是在高速可变时钟信号生成器90中基于高速时钟信号a1以及频带设定信号c1而生成的高速可变时钟信号f1的时间波形。高速可变时钟信号f1被提供给到第1缓冲电路82，作为来自第1缓冲电路82的读出信号而起作用。

在表示高速可变时钟信号f1的时间波形的第6段的图中，从左端向右端，首先出现3个时钟脉冲，间隔5个时隙，再次出现3个时钟脉冲。然后，在再间隔5个时隙出现4个时钟脉冲。在该图中，用细线的矩形波表示不存在时钟脉冲的时隙，用粗线的矩形波表示存在时钟脉冲的时隙。

根据高速可变时钟信号f1，首先，基于图3所示的最初的1周期所包含的3个时钟脉冲序列，从第1缓冲电路82读出串行信号e1的数据D1、D2、D3，基于下一周期所包含的3个时钟脉冲序列，读出串行信号e1的数据D4、D5、D6。同样，基于在其下一个周期所包含的4个时钟脉冲序列，读出串行信号e1的数据D7、D8、D9、D10。

第7段所示的时间波形(g1)是从第1缓冲电路82输出的第1缓冲电路的输出信号g1的时间波形。与高速可变时钟信号f1的矩形时钟脉冲同步地从第1缓冲电路82输出作为串行信号e1的成分的数据D1、D2….。

第8段所示的时间波形(h1)是从分支电路控制信号生成器94输出并被提供给分支电路84的开关切换信号h1的时间波形。通过将开关切换信号h1与高速时钟信号a1同步地提供给分支电路84，在低速时钟信号b1的1个周期期间，按P1～P8，依次切换分支电路84的输出端口。另外，分支电路84的输出端口P1～P8的切换时刻，也和第1缓冲电路82的输出信号g1的读出时刻同步。

第9、11以及13段所示的时间波形(i1-1、i1-2及i1-3)是由延迟时钟信号生成器96生成的分别向第1缓冲电路组86的缓冲电路-1、缓冲电路-2以及缓冲电路-3提供的延迟时钟信号i1-1、i1-2及i1-3的时间波形。延迟时钟信号i1-1、i1-2及i 1-3的频率与低速时钟信号b1的频率相等。并且被赋予延迟，以使各自的上升沿(在图3中，标以向上的箭头来表示矩形时钟脉冲的上升沿。)与分支电路84的输出端口的P1、P2以及P3的切换时刻同步。

例如，延迟时钟信号i1-1的上升时刻与开关切换信号h1的分支电路84的输出端口的P1同步，且把该时钟脉冲提供给缓冲电路-1，由此，在延迟时钟i1-1的1个周期的期间向缓冲电路-1写入作为串行信号e1的成分的数据D1。同样，延迟时钟信号i1-2、i1-3的上升时刻分别与开关切换信号h1的分支电路84的输出端口的P2、P3同步，且把该时钟脉冲提供给缓冲电路-2及缓冲电路-3，由此，分别在延迟时钟信号i1-2和i1-3的1个周期的期间，向缓冲电路-2、缓冲电路-3写入作为串行信号e1的成分的数据D2、D3。关于与其连续的串行信号e1的成分的数据D4～D8也是同样。

这里，由于对于缓冲电路-4～8，不从分支电路84的输出口P4～P8输出信号，所以不存在被写入的信号。

第10、12以及14段所示的时间波形(j1-1、j1-2和j1-3)分别是从分支电路84的输出端口P1～P3输出的且被输入到缓冲电路-1～3的并行信号成分j1-1、j1-2和j1-3的时间波形。

第15段所示的时间波形(k1)是从分频器98输出并被提供第1缓冲电路组86的低速时钟信号k1的时间波形，是与第2段所示的低速时钟信号b1相同的信号。低速时钟信号k1作为用于从第1缓冲电路组86读出并行信号81的读出信号而起作用。

从第16段到第18段所示的时间波形(m1-1～3)分别是根据低速时钟信号k1从第1缓冲电路组86读出并输出的并行信号成分(m1-1～3)的时间波形。与低速时钟信号k1同步，并从第1缓冲电路组86的缓冲电路-1～3，作为并行信号成分(m1-1～3)，并行地输出数据D1～D3，且在低速时钟信号k1的接下来的下一个周期，从第1缓冲电路组86的缓冲电路-1～3，作为并行信号成分(m1-1～3)，并行地输出数据D4～D6。即，从PHY/MAC接口110输出的串行信号e1被转换成并行数为3的并行信号81。这里，由于并行信号81是并行数为3的并行信号，所以在并行信号成分(m1-1～3)中虽然包含实际的数据，但在并行信号成分(mi-4～8)中不包含实际的数据。

在上述的说明中，虽然是仿照与高速时钟信号或低速时钟信号的比特率相等的比特率的数字信号的眼图，来模式表示数据信号D1、D2等的时间波形，但在实际的通信中，成为高速时钟信号或低速时钟信号的比特率的数倍以上的高比特率的数字信号的眼图。在本发明的码分复用光接入网络系统中，与用这些模式眼图所示的信号的比特率如何无关，上述的说明都成立。另外，在以下的说明中，仿照数字信号的眼图模式表示的时间波形也是同样的解释。

至此，如果把参照图3所示的时间图所说明的内容进行整理，则可归纳如下。

被输入可变串/并转换部80中的串行信号e1，首先被输入第1缓冲电路82。在第1缓冲电路82中被暂时保存的串行信号e1，根据被提供给第1缓冲电路82的读出时钟信号(高速可变时钟信号f1)，被作为串行信号g1读出。此时，在可变串/并转换部80中，设定为把串行信号g1转换成并行数为3的并行信号。因此，只要将高速可变时钟信号生成器90的时钟生成条件设定为，使从高速可变时钟信号生成器90提供的读出时钟信号f1在PON速率的时隙之间，PON速率的时隙的开始时刻连续，并存在3个接口速率的时钟脉冲即可。如图3所示，在被设定为根据频带设定信号c1转换成并行数为3的并行信号的期间，连续出现3个读出时钟信号(可变高速时钟信号f1)的矩形时钟脉冲。

分支电路84以以太网的接口的时钟速度连续进行循环切换输出端口的动作。即，以接口速率的时钟信号的1个时钟所占的时间间隔从输出端口P1切换到P2，然后从P2切换到P3，将这样的动作进行到被切换到P8，然后继续进行从P8到P1、从P1到P2这样的依次切换动作。从输出端口P1切换到P8的周期成为PON速率的1个周期。

如果把由从第1缓冲电路82输出的串行信号g1所携带的数据内容，在PON速率的1个周期的期间，按照时间顺序排列信号成分，则是(D1、D2、D3、0、0、0、0、0)的内容。这里，“0”的位置表示不存在数据。

因此，分别从分支电路84的输出端口P1输出D1、从P2输出数据D2、从P3输出数据D3，从后续的P4、P5、P6、P7和P8没有任何输出。这样，在串行信号g1的PON速率的1个时隙中所包含的数据(D1、D2、D3)被转换成并行信号，并从分支电路84作为并行信号85被输出。然后，执行再次把串行信号g1的下一个PON速率的1个时隙中所包含的数据(D4、D5、D6)同样地作为并行信号85输出的动作。

与分支电路84的P1～P8的输出端口的切换时刻同步地，从延迟时钟信号生成器96向第1缓冲电路组86提供延迟时钟信号(这里，由于把并行数设为3，所以指i1-1～3。)。从延迟时钟信号生成器96输出的延迟时钟信号i1-1、i1-2，其时钟频率为PON速率，而且是用于把其延迟值作为分支电路84的输出端口的切换时刻而提供给分支电路84的信号。第9、11和13段所示的时间波形(i1-1、i1-2和i1-3)，相对高速可变时钟信号f1，各赋予接口速率的1个时隙的延迟(图3的第9、11、和13段所示的时间波形中，用向右的箭头表示延迟量。)。即，并行信号成分j1-1、j1-2和j1-3按顺序被分别赋予接口速率的1个时隙的延迟。

因此，对于第1缓冲电路组86的缓冲电路-1、-2和-3的写入分别在输出端口P1、P2和P3的切换时刻进行。如第9、11和13段所示的时间波形(i1-1、i1-2和i1-3)所示那样，在各个延迟时钟信号(i1-1、i1-2和i1-3)的上升时刻(向输出端口P1、P2和P3的切换时刻)，进行向缓冲电路-1～3的数据D1～D3的写入。延迟时钟信号i1-1的下一个上升时刻是PON速率的1个时隙结束后的针对下一个时隙的输出端口P1的切换时刻，此时进行数据D4的写入。

这里，由于不需要向缓冲电路-4～8写入数据，所以不向这些缓冲电路提供时钟脉冲。即，不从延迟时钟信号生成器96向缓冲电路4～8提供时钟脉冲。

为了从第1缓冲电路组86的缓冲电路-1、-2和-3分别读出被写入的数据D1、D2和D3，从分频器98向缓冲电路-1、-2和-3提供PON速率的时钟频率、即读出时钟信号k1。该读出时钟信号k1是具有图3的第15段所示的时间波形的时钟信号，把这同一信号同时提供给缓冲电路-1、-2和-3。其结果，在同一时刻，并行地分别从缓冲电路-1、2和3输出被写入的数据D1、D2和D3。由数据D1、D2和D3并行构成的并行信号是并行信号81。

在进行可变串/并转换部80中的并行数的变更时，变更由高速可变时钟信号生成器90生成的时钟脉冲数。在图3所示的示例中，由于假设为并行数是3的情况，所以，由高速可变时钟信号生成器90所生成的时钟脉冲数被设定为如图3的第6段所示的高速可变时钟信号f1那样包含连续的3个时钟脉冲的波形。可变串/并转换部80中的并行数的变更，如后述那样，根据从频带管理部100提供的频带设定信号c1进行。

以接口速率(高速时钟信号d1)进行向第1缓冲电路82的写入，以高速时钟信号(高速可变时钟信号f1)进行读出。即，即使在不存在作为读出信号的高速可变时钟信号f1的时钟脉冲的时隙中，也有存在高速时钟信号d1的时钟脉冲的时隙。由于与不进行读出无关而存在进行写入的时隙，所以在第1缓冲电路82中残留有与在该时隙中未被输入的时钟脉冲相应部分的数据。如图3所示的示例那样，进行了6比特的写入时的读出只进行了3比特。因此，在PON速率的1个时隙中，在第1缓冲电路82中存储有3比特的数据，在第1缓冲电路82中发生溢出。换言之，6比特写入的平均速率是接口速率，3比特读出的平均速率是PON速率。

在发生了溢出的情况下，在图1所示的第三层交换机等中，具有为了不发生数据包的废弃而调整转送速度的功能。由此，从光线路终端装置10以与PON速率对应的通信速度发送数据包。此外，这里被废弃的数据包通过第三层交换机被再次传输。

以太网的TCP/IP(Transmission Conrol Protocol/InternetProtocol)具有这样的标准，即，如果未返回数据包接收的ACK(acknowledgement)信号，则在发送侧，使数据包的发送时刻延迟，直到ACK信号返回，继续进行再发送。这里，ACK信号是指确认响应或设定响应，是通信中的送达确认的方法，是在接收侧能够正确接收到从对方侧发送来的数据的情况下，向发送侧返回的响应信号。对应ACK信号未返回的情况，相应于使发送时刻延迟的程度，降低转送速率。

<可变串/并转换部的安装电路>

[结构]

参照图4，对可变串/并转换部的安装电路的实例进行说明。图4是可变串/并转换部的概略电路图。为了简化说明，假设在可变串/并转换中最大并行数为4，并把与图2所示的分支电路84对应的分支电路160的输出端口数设为4进行说明。

在图4所示的可变串/并转换部的安装电路中，利用FIFO(First InFirst Out)缓冲电路构成图2所示的第1缓冲电路82和构成第1缓冲电路组86的缓冲电路。即，与第1缓冲电路82对应的缓冲电路，在图4中与使用了FIFO-1的第1堆栈存储器162对应，构成第1缓冲电路组86的缓冲电路组，在图4中与第1堆栈存储器组164对应。构成第1堆栈存储器组164的缓冲电路是FIFO-1～14。

在图4中，由于在第1缓冲电路和构成第1缓冲电路组的缓冲电路中采用了FIFO，所以在需要对这些进行识别时，通过附加识别编号FIFO-1、FIFO-11、FIFO-12、FIFO-13以及FIFO-14，从而可以区别。在以下的说明中，有时取代第1堆栈存储器162而称为FIFO-1。另外，对于构成第1堆栈存储器组164的缓冲电路FIFO-11、FIFO-12、FIFO-13以及FIFO-14，不局限于称做构成第1堆栈存储器组164的缓冲电路，有时也简称为FIFO-11、FIFO-12、FIFO-13以及FIFO-14。

FIFO是具有按照依据写入时钟信号(WE：Write Enable)而输入的顺序进行写入，按照依据读出时钟信号(RE：Read Enable)而写入的顺序进行读出的这样的功能的暂时存储装置(缓冲装置)。即，具有不需要地址控制，根据已经被写入的信号，依次删出的特点。

有时也把FIFO的写入信号输入端子记载为WE，把读出信号输入端子记载为RE。另外，为了识别针对FIFO-11、FIFO-12、FIFO-13等的写入信号输入端子，有时也标以识别编号WE-1、WE-2、WE-3等。同样，为了识别来自FIFO-11、FIFO-12、FIFO-13等的读出信号输入端子，有时也标以识别编号RE-1、RE-2、RE-3等。

分支电路160由识别输出端口P1～P4的与门组160-A、和进行数据(D1、D2等)输出的ON/OFF控制的与门组160-B构成。

[动作]

参照图5，对可变串/并转换部的安装电路的动作进行说明。图5是用于说明以可变串/并转换部的分支电路为中心的动作的时序图。为了便于说明，这里，假设要处理的信号的并行数为2的情况进行动作说明，但以下的说明不局限于这些条件而成立。

从图5的最上段的第1段到最下段的第15段所示的时序图分别如下所述。

第1段所示的时间波形(d1)是从图2所示的PHY/MAC接口110向FIFO-1提供的高速时钟信号d1的时间波形。即，高速时钟信号d1是FIFO-1的写入许可(WE：Write Enable)时钟信号。根据该高速时钟信号d1(WE信号)，从串行信号e1数据信号D1～D8被写入FIFO-1。第2段所示的时间波形(e1)是被写入FIFO-1的数据信号D1～D8的时间波形。

第3段所示的时间波形(f1)是从图2所示的高速可变时钟信号生成器90向FIFO-1提供的高速可变时钟信号f1的时间波形。即，高速可变时钟信号f1是FIFO-1的读出许可(RE：Read Enable)时钟信号。高速可变时钟信号f1(RE信号)在时间轴上以一定的间隔，排列连续2位的矩形时钟脉冲组。根据该2位的矩形时钟脉冲组，从FIFO-1输出(读出)数据(D1、D2)的组、数据(D3、D4)的组、数据(D5、D6)的组、数据(D7、D8)的组，并被输入到分支电路160。第4段所示的时间波形(g1)是从FIFO-1输出的FIFO-1输出数据信号g1的时间波形。与高速可变时钟信号f1的矩形时钟脉冲一一对应(同步)，在时间轴上排列有数据D1、D2等。

第5和第6段所示的时间波形(h1)是从控制信号生成部172输出的控制分支电路160的选择信号h1，其由选择信号S1和选择信号S2的组构成。选择信号h1是切换分支电路160的输出端口P1、P2、P3以及P4的信号。选择信号S1和S2是由矩形时钟脉冲构成的矩形波。而且，选择信号S2是频率为选择信号S1的1/2倍的矩形波，选择信号S1的频率是高速时钟信号d1的1/2倍的频率。

高速可变时钟信号f1与选择信号h1同步，以使高速可变时钟信号f1的连续的2位的矩形时钟脉冲的最初的时钟脉冲的上升时刻(标有向上箭头。)与选择信号S1和S2的下降时刻(标有向下箭头。)一致。在高速可变时钟信号f1的1个周期的期间，选择信号S1和S2的值的组合为(S1、S2)＝(0，0)、(1，0)、(0，1)、(1，1)。相对(S1，S2)的该变化在高速可变时钟信号f1的每1个周期中重复。

如图4所示，选择信号h1被输入到与门组160-B。当高速可变时钟信号f1被输入到与门组160-B中时，在(S1、S2)＝(0，0)、(1，0)、(0，1)、(1，1)时，成为分别从分支电路160的输出端口P1、P2、P3、P4输出数据信号的状态。

第7和第8段所示的时间波形(j1-1)和(j1-2)是分别从分支电路160的输出端口P1和P2输出的并行信号成分(j1-1)和(j1-2)的时间波形。在(S1，S2)＝(0，0)的时刻，从输出端口P1输出数据D1、D3、D5、D7，在(S1，S2)＝(1，0)的时刻，从输出端口P2输出数据D2、D4、D6、D8。

第9和第10段所示的时间波形(i1-1)及(i1-2)是在控制信号生成部172中分别生成并输出的延迟时钟信号i1-1及i1-2的时间波形。延迟时钟信号i1-1及i1-2被输入到FIFO-11的WE-1及FIFO-12的WE-2的WE时钟信号输入部。

第11和第12段所示的时间波形(FIFO-11)和(FIFO-12)分别是被暂时保存在FIFO-11、和FIFO-12中的数据信号的时间波形(FIFO-11)和(FIFO-12)。第13段所示的时间波形(k1)是从可变串/并转换部控制部88提供的低速时钟信号k1的时间波形。把低速时钟信号k1作为FIFO-11～FIFO-14的RE时钟信号，输入到FIFO-11～FIFO-14各自的RE时钟信号输入部中，由此，与低速时钟信号k1同步，并从第1堆栈存储器组164输出并行信号成分(m1-1和m1-2)。第14和15段所示的时间波形分别是并行信号成分(m1-1和m1-2)的时间波形。

与低速时钟信号k1同步，从FIFO-11和FIFO-12，作为并行信号成分(m1-1和m1-2)并行地输出数据(D1、D2)，且在低速时钟信号k1的下一个周期，输出数据(D3、D4)、在低速时钟信号k1的再下一个周期，输出数据(D5、D6)。即，从PHY/MAC接口110输出的串行信号e1被转换成并行数为2的并行信号。这里，由于并行信号是并行数为2的并行信号，所以，虽然在并行信号成分(m1-1和m1-2)中包含实际的数据，但在并行信号成分(m1-3和m1-4)中不包含实际的数据。

<可变并/串转换部>

[结构]

下面，参照图6，对可变并/串转换部的结构进行说明。图6是可变并/串转换部的概略结构方框图。

图6所示的可变并/串转换部，在图1所示的码分复用光接入系统的OLT的频带控制部14中，被设置为可变并/串转换部14-1-b和14-2-b，在ONU-1的频带控制部42中被设置为可变并/串转换部42-2，以及在ONU-2的频带控制部44中被设置为可变并/串转换部44-2。

可变并/串转换部120具有多路复用电路124、第2缓冲电路122、第2缓冲电路组126和可变并/串转换部控制部128。多路复用电路124把从第2缓冲电路组126输出的并行信号125转换成串行信号i2。串行信号i2例如相当于图1中的串行信号17-2。第2缓冲电路122被设置在PHY/MAC接口150与多路复用电路124之间，暂时保存向PHY/MAC接口提供的串行信号i2，并作为串行信号m2输出。并行信号125被输入到多路复用电路124中。第2缓冲电路组126把向多路复用电路124输入的并行信号121暂时保存，并作为并行信号125输出。并行信号121从频带分配部152所具有的解码器组154被输出。

可变并/串转换部控制部128具有控制信号生成部178、高速时钟信号生成器132、和分频器138。控制信号生成部178具有多路复用电路控制信号生成器134、高速可变时钟信号生成器130和延迟时钟信号生成器136。在图6中，为了便于说明其功能，将控制信号生成部178，分离表示成多路复用电路控制信号生成器134、高速可变时钟信号生成器130和延迟时钟信号生成器136，但如后述那样，在电路安装上构成为一体。

多路复用电路控制信号生成器134生成多路复用电路124的开关切换信号h2，并提供给多路复用电路124。高速可变时钟信号生成器130生成第2缓冲电路122的读出信号j2，并提供给第2缓冲电路122。延迟时钟信号生成器136生成用于从第2缓冲电路组126读出针对多路复用电路124的输入信号、即并行信号125的读出信号f2-1～f2-8，并提供给第2缓冲电路组126。

在图6中，虽然表示了1条传输从多路复用电路控制信号生成器134向多路复用电路124提供的开关切换信号h2的信号线路，但在实际安装电路中形成有多条信号线。

第2缓冲电路组126并列设置8个缓冲电路(1～8)而形成，且把并行信号121暂时保存，并作为并行信号125输出。在图6中，虽然表示第2缓冲电路组126并列具有8个缓冲电路而构成的情况，即，并行数的最大值为8的情况，但并行数的最大值不限于8。

在串行信号m2是从ONU-1或ONU-2向OLT发送的发送信号的情况下，例如，串行信号m2相当于从可变并/串转换部14-2-b向OLT所具有的PHY/MAC接口16-2提供的串行信号17-2。另外，在串行信号m2是从OLT向ONU-1或ONU-2发送的发送信号的情况下，例如，串行信号m2相当于可变并/串转换部42-2提供的向OUN-1所具有的PHY/MAC接口62的串行信号63。

高速可变时钟信号生成器130向第2缓冲电路122提供读出信号j2。第2缓冲电路组126暂时保存从频带分配部152输出的并行信号121，并作为并行信号125输入到多路复用电路124。这里所说的频带分配部152是OLT所具有的频带分配部12、或ONU-1和ONU-2各自具有的频带分配部38和40的总称，在图6中，只表示了频带分配部的一部分。在图6所示的可变并/串转换部120被设置在图1所示的OLT中的情况下，从第2缓冲电路组126输出的并行信号125相当于从频带分配部12输出的并行信号15-2等。另外，在图6所示的可变并/串转换部120被分别设置在图1所示的ONU-1和ONU-2中的情况下，从第2缓冲电路组126输出的并行信号125分别相当于从频带分配部38和40输出的并行信号45-2等。

[动作]

参照图7，说明可变并/串转换部120的动作。图7是用于说明可变并/串转换部120的动作的时序图。为了便于说明，图7表示第2缓冲电路组126的并列具有的缓冲电路数为8的示例，并假设要处理的信号的并行数为3的情况进行动作说明，但以下的说明不限于这些条件而成立。

从图7的最上段的第1段到最下段的第19段所示的时序图，分别如下所述。

第1段所示的时间波形(a2)是从高速时钟信号生成器132输出的，提供给高速可变时钟信号生成器130的高速时钟信号的时间波形。另外，还从高速时钟信号生成器132把同一信号提供给分频器138、多路复用电路控制信号生成器134和延迟时钟生成器136。有时也把从高速时钟信号生成器132输出的高速时钟信号称为高速时钟信号a2。高速时钟信号a2的频率与1000Base-T以太网的时钟信号频率相等。

以后，同样地，对于时序图的第2段以后所示的表示时间波形的信号，使用为了识别各个时间波形而标记的记号b2、c2等，记载为低速时钟信号b2、频带设定信号c2等。

第2段所示的时间波形(b2)是从分频电路138输出的低速时钟信号b2的时间波形。低速时钟信号b2是由高速时钟信号a2通过分频器138分频而生成的信号，其频率与并行信号的通信速度、即PON速率频率相等。

第3段所示的时间波形(c2)是从频带管理部140提供的频带设定信号c2的时间波形，是并行数的设定信号。是在控制信号生成部178中，由高速可变时钟信号生成器130和延迟时钟信号生成器136读取，为了决定可变并/串转换中的并行数所使用的信号。在图7中，表示输出用于把并行数设定为3的信号(第3段所示的时间波形中表示了“3”。)、然后输出用于接下来把并行数设定为4的信号(第3段所示的时间波形中表示“4”。)的情况。频带设定信号c2的具体的信号形式属于频带管理部140和控制信号生成部1 78的设计上的事项。另外，在图6中虽然只图示了1条传输频带设定信号c2的线路，但也有时设置多条平行的传输路。

第4段所示的时间波形(d2)是从分频器138输出并提供给第2缓冲电路组126的低速时钟信号d2的时间波形，是与第2段所示的低速时钟信号b2相同的信号。低速时钟信号d2作为针对第2缓冲电路组126的并行信号的写入信号而起作用。

第5段到第8段所示的时间波形(e2-1～4)分别是根据低速时钟信号d2向第2缓冲电路组126输入并写入的并行信号成分(e2-1～4)的时间波形。从频带分配部152所具有的解码器组154输出的并行信号121与低速时钟信号d2同步，并向第2缓冲电路组126的缓冲电路-1～3，作为并行信号121的并行信号成分(e2-1～3)，并行地输入数据D1～D3，在低速时钟信号d2的接下来的下一个周期，向第2缓冲电路组126的缓冲电路-1～3，作为并行信号成分(e2-1～3)，并行地输入数据D4～D6。

即，从解码器组154所具有的解码器-1、解码器-2和解码器-3，与低速时钟信号d2的周期同步，首先分别同时输出数据D1、D2和D3。在低速时钟信号d2的接下来的下一个周期，从解码器-1、解码器-2和解码器-3同时输出数据D4、D5和D6，并且在再下一个周期，同时输出数据D7、D8和D9。而且，从解码器-4、解码器-5、解码器-6、解码器-7和解码器-8不输出数据。

在图7中，作为参考，表示了在把并行数为3的并行信号转换成串行信号后，该并行数被变更为4的情况。因此，在频带设定信号c2中，在指定并行数为3的信号的后面，在图7的接近右侧的位置出现了指定并行数为4的信号。因此，在图7中，表示了在从解码器-1、解码器-2、解码器-3同时输出了数据D7、D8和D9之后，从解码器-4输出数据D10的情况。但是，如果把并行数维持为3而不进行变更，则从解码器-4、解码器-5、解码器-6、解码器-7和解码器-8不输出数据。

第9、11和13段所示的时间波形(f2-1、f2-2和f2-3)是由延迟时钟信号生成器136生成，并分别向第2缓冲电路组126的缓冲电路-1、缓冲电路-2和缓冲电路-3提供的延迟时钟信号f2-1、f2-2和f2-3的时间波形。延迟时钟信号f2-1、f2-2和f2-3的频率与低速时钟信号b2的频率相等，且赋予了延迟，使各自的上升时间(图7中，对矩形时钟脉冲的上升沿，标以向上的箭头来表示。)与多路复用电路124的输入端口的Q1、Q2和Q3的切换时刻同步。

例如，延迟时钟信号f2-1的上升时刻，与从后述的多路复用电路控制信号生成器134提供的开关切换信号h2的多路复用电路124的输入端口的Q1同步，通过向缓冲电路-1提供该时钟脉冲，在延迟时钟信号f2-1的1个周期的期间，作为串行信号i2的成分的数据D1从缓冲电路-1被读出。同样，延迟时钟信号f2-2和f2-3的上升时刻分别与开关切换信号h2的多路复用电路124的输入端口的Q2和Q3的取入时刻同步，通过把该时钟脉冲提供给缓冲电路-2和缓冲电路-3，在延迟时钟信号f2-2、f2-3的1个周期的期间，作为串行信号i2的成分的数据D2和D3，分别从缓冲电路-2和缓冲电路-3被读出。关于其后的串行信号i2的成分的数据D4～D8也是同样。

这里，由于不从解码器组154的解码器-4～8向缓冲电路-4～8输出信号，所以不存在被写入的信号。

第10、12和14段所示的时间波形(g2-1、g2-2和g2-3)是从缓冲电路-1～3输出，并分别向多路复用电路124的输入端口Q1～Q3输入的并行信号成分g2-1、g2-2、g2-3的时间波形。

第15段所示的时间波形(h2)是从多路复用电路控制信号生成器134输出的，向多路复用电路124提供的开关切换信号h2的时间波形。开关切换信号h2与高速时钟信号a2同步，且被提供给多路复用电路124，由此，在低速时钟信号b2的1个周期的期间，多路复用电路124的输入端口被顺序从Q1切换到Q8。另外，多路复用电路124的输入端口的Q1～Q8的切换时刻还与第2缓冲电路122的输入信号i2的写入时刻同步。

第16段所示的时间波形(i2)是向第2缓冲电路122输入的多路复用电路124的输出信号i2的时间波形。其与后述的高速可变时钟信号j2的矩形时钟脉冲同步，向第2缓冲电路122输入作为串行信号m2的成分的数据D1、D2、...。

第17段所示的时间波形(j2)是在高速可变时钟信号生成器130中，由高速时钟信号a2和频带设定信号c2生成的高速可变时钟信号j2的时间波形。高速可变时钟信号j2被提供给第2缓冲电路122，并作为针对第2缓冲电路122的写入信号而起作用。

在表示高速可变时钟信号j2的时间波形的第17段的图中，从左端向右端，首先出现3个时钟脉冲，之后间隔5个时隙，再出现3个时钟脉冲。然后再间隔5个时隙，出现4个时钟脉冲。在该图中，用细线的矩形波表示不存在时钟脉冲的时隙，用粗线的矩形波表示存在时钟脉冲的时隙。

根据高速可变时钟信号j2，首先，基于最初的1个周期中所包含的3个时钟脉冲的序列，在最初的1个周期，向第2缓冲电路122写入并行信号125的数据D1、D2、D3，基于下一个周期中所包含的3个时钟脉冲的序列，写入并行信号125的数据D4、D5、D6。同样，基于其次的周期中所包含的4个时钟脉冲的序列，写入并行信号125的数据D7、D8、D9、D10。

第18段所示的时间波形(k2)是从PHY/MAC接口150向第2缓冲电路122供给的与并行信号125同步的高速时钟信号k2的时间波形。

第19段所示的时间波形(m2)是向PHY/MAC接口150输入的串行信号m2的时间波形。这里D1、D2和D3等是表示数据的内容的记号。数据的内容例如以2值数字信号的形式表示。在实际的通信中，D1、D2和D3等是IP数据包形式的信号。串行信号m2根据高速时钟信号k2从第2缓冲电路122中读出。

如以上说明的那样，在可变并/串转换部120中，并行数为3的并行信号121被转换成串行信号m2，并且被输入到PHY/MAC接口150。这里，并行信号121由于是并行数为3的并行信号，所以在并行信号成分(e2-1～3)中包含实际的数据，但在并行信号成分(e2-4～8)中不包含实际的数据。

在图7中，也和图3同样，是仿照与高速时钟信号或低速时钟信号的比特率相等的比特率的数字信号的眼图，来模式表示数据信号D1、D2等的时间波形。

至此，如果把参照图7所示的时序图所说明的内容进行整理，则可归纳如下。

被输入可变并/串转换部120中的并行信号121，首先被输入第2缓冲电路组126。在第2缓冲电路组126中被暂时保存的并行信号121，根据被提供给第2缓冲电路组126的读出时钟信号(延迟时钟信号f2-1～8)，作为并行信号125被读出。此时，在可变并/串转换部120中，设定为把并行数为3的并行信号125转换成串行信号。因此，只要将高速可变时钟信号生成器130的时钟生成条件设定为，使从高速可变时钟信号生成器130提供的读出时钟信号j2在PON速率的时隙期间，从PON速率的时隙的开始时刻连续，并存在3个接口速率的时钟脉冲即可。如图7所示，在根据频带设定信号c2设定为转换成并行数为3的并行信号的期间，连续出现3个读出时钟信号(可变高速时钟信号j2)的矩形时钟脉冲。

多路复用电路124以以太网的接口的时钟速度连续进行循环切换输入端口的动作。即，以接口速率的时钟信号的1个时钟所占的时间间隔，从输入端口Q1切换到Q2，然后从Q2切换到Q3，将这样的动作进行到被切换到Q8，然后继续进行从Q8到Q1、从Q1到Q2这样的依次切换动作。从输入端口Q1切换到Q8的周期成为PON速率的1个周期。

如果把输入到第2缓冲电路122的串行信号i2所携带的数据内容，在PON速率的1个周期的期间，按照时间顺序排列信号成分，则是(D1、D2、D3、0、0、0、0、0)的内容。这里，“0”的位置表示不存在数据。

因此，向多路复用电路124的输入端口Q1输入D1，向Q2输入数据D2、向Q3输入数据D3，然后，不向Q4、Q5、Q6、Q7和Q8输入任何数据。这样，在PON速率的1个时隙中所包含的数据(D1、D2、D3)被作为串行信号i2从多路复用电路124输出。然后，再次执行把下一个PON速率的1个时隙中所包含的数据(D4、D5、D6)同样地作为串行信号i2输出的动作。

与多路复用电路124的Q1～Q8的输入端口的切换时刻同步，从延迟时钟信号生成器136向第2缓冲电路组126提供延迟时钟信号(这里，由于把并行数设为3，所以指f2-1～3。)。延迟时钟信号生成器136，时钟频率为PON速率，而且延迟值提供多路复用电路124输入端口的切换时刻。第9、11和13段所示的时间波形(f2-1、f2-2和f2-3)对高速可变时钟信号j2，各赋予接口速率的1个时隙的延迟(图3的第9、11、和13段所示的时间波形中，用向右的箭头表示延迟量。)。即，并行信号成分f2-1、f2-2和f2-3按顺序被分别赋予接口速率的1个时隙的延迟。

因此，对于从第2缓冲电路组126的缓冲电路-1、-2和-3的读出，分别在输入端口Q1、Q2和Q3的切换时刻进行。如第9、11和13段所示的时间波形(f2-1、f2-2和f2-3)所示那样，在各个延迟时钟信号(f2-1、f2-2和f2-3)的上升时刻(针对输入端口Q1、Q2和Q3的切换时刻)，从缓冲电路-1～3读出数据D1～D3。延迟时钟信号f2-1的下一个上升时刻是PON速率的1个时隙结束后的针对下一个时隙的输入端口Q1的切换时刻，此时数据D4被读出。

这里，由于没有从缓冲电路-4～8读出的数据，所以不向这些缓冲电路提供时钟脉冲。即，延迟时钟信号生成器136不向缓冲电路-4～8供给时钟脉冲。

为了向第2缓冲电路组126的缓冲电路-1、-2和-3分别写入数据D1、D2和D3，从分频器138向缓冲电路-1、-2和-3提供PON速率的时钟频率、即写入时钟信号d2。该写入时钟信号d2是具有图7的第4段所示的时间波形的时钟信号，把这同一信号同时提供给缓冲电路-1、-2和-3。其结果，在同一时刻，数据D1、D2和D3被并行地写入缓冲电路-1、-2和-3。由数据D1、D2和D3并行构成的并行信号是并行信号121。

在进行可变并/串转换部120中的并行数的变更时，变更由高速可变时钟信号生成器130生成的时钟脉冲数。在图7所示的示例中，由于假设为并行数是3的情况，所以，由高速可变时钟信号生成器130所生成的时钟脉冲数被设定为如图7的第17段所示的高速可变时钟信号j2那样包含连续的3个时钟脉冲的波形。

<可变并/串转换部的安装电路>

[结构]

参照图8，对可变并/串转换部的安装电路的例进行说明。图8是可变并/串转换部的概略电路图。为了简化说明，在可变并/串转换中假设最大并行数为4的情况，并把与图6所示的多路复用电路124对应的多路复用电路166的输入端口数设为4进行说明。

在图8所示的可变并/串转换部的安装电路中，利用FIFO(First InFirst Out)缓冲电路构成图6所示的第2缓冲电路122和构成第2缓冲电路组126的缓冲电路。即，与第2缓冲电路122对应的缓冲电路，在图8中与使用了FIFO-2的第2堆栈存储器168对应，构成第2缓冲电路组126的缓冲电路组，在图8中与第2堆栈存储器组170对应。构成第2堆栈存储器组170的缓冲电路是FIFO-21～24。

在图8中，由于对第2缓冲电路和构成第2缓冲电路组的缓冲电路采用了FIFO，所以在需要对这些进行识别时，标以识别编号FIFO-2、FIFO-21、FIFO-22、FIFO-23以及FIFO-24，从而可以区别。在以下的说明中，有时也取代第2堆栈存储器168而称为FIFO-2。另外，对于构成第2堆栈存储器组170的缓冲电路FIFO-21、FIFO-22、FIFO-23以及FIFO-24，不局限于称为构成第2堆栈存储器组170的缓冲电路，有时也简称为FIFO-21、FIFO-22、FIFO-23以及FIFO-24。

有时也把FIFO的写入信号输入端子记载为WE，把读出信号输入端子记载为RE。另外，为了识别针对FIFO-21、FIFO-22、FIFO-23等的写入信号输入端子，有时标以识别编号WE-1、WE-2、WE-3等来表示。同样，为了识别来自FIFO-21、FIFO-22、FIFO-23等的读出信号输入端子，有时标以识别编号RE-1、RE-2、RE-3等来表示。

多路复用电路166由识别输入端口Q1～Q4的与门组166-A、和统合数据(D1、D2等)的或门组166-B构成。

[动作]

下面，参照图9，对可变并/串转换部的安装电路的动作进行说明。图9是用于说明以可变并/串转换部的多路复用电路为中心的动作的时序图。为了便于说明，这里，假设要处理的信号的并行数为2的情况进行动作说明，但以下的说明不局限于这些条件而成立。

从图9的最上段的第1段到最下段的第14段所示的时序图分别如下所述。

第1段所示的时间波形(d2)是从图6所示的分频器138提供的低速时钟信号d2的时间波形。通过把低速时钟信号d2作为FIFO-21～FIFO-24的WE时钟信号，输入到FIFO-21～FIFO-24的各自的WE时钟信号输入端子，与低速时钟信号d2同步，并向第1堆栈存储器组170输入并行信号成分(e2-1和e2-2)。第2段和第3段所示的时间波形分别是并行信号成分(e2-1和e2-2)的时间波形。

与低速时钟信号d2同步，作为并行信号成分(e2-1和e2-2)，向FIFO-21和FIFO-22并行地输入数据(D1、D2)，在低速时钟信号d2的下一个周期，输入数据(D3、D4)，在低速时钟信号d2的再下一个周围，输入数据(D5、D6)。

第4和第5段所示的时间波形(f2-1)和(f2-2)是在控制信号生成部178中生成并被分别输出的延迟时钟信号f2-1和f2-2的时间波形。延迟时钟信号(f2-1)和(f2-2)被输入到FIFO-21的RE-1和FIFO-22的RE-2的RE时钟信号输入端子。

第6和第7段所示的时间波形(g2-1)和(g2-2)是分别向多路复用电路166的输入端口Q1和Q2输入的并行信号成分(g2-1)和(g2-2)的时间波形。从FIFO-22输出的并行信号成分(g2-2)比从FIFO-21输出的并行信号成分(g2-1)延迟高速时钟信号的1个时钟脉冲，而被输出。

第8和第9段所示的时间波形(h2)，是从控制信号生成器178输出的控制多路复用电路166的选择信号h2，其由选择信号S1和选择信号S2的组构成。选择信号h2是切换多路复用电路166的输入端口Q1、Q2、Q3以及Q4的信号。选择信号S1和S2是由矩形时钟脉冲构成的矩形波。而且，选择信号S2是频率为选择信号S1的1/2倍的矩形波。选择信号S1的频率是后述的高速时钟信号k2的1/2倍的频率。如图8所示，选择信号h2被输入到与门组166-A中。

选择信号S1和S2的值的组合为，(S1、S2)＝(0，0)、(1，0)、(0，1)、(1，1)。在(S1、S2)＝(0，0)、(1，0)、(0，1)、(1，1)时，成为分别向多路复用电路166的输入端口Q1、Q2、Q3、Q4输入数据信号的状态。

第10段所示的时间波形(i2)是从多路复用电路166输出的多路复用输出数据信号i2的时间波形。与选择信号h2同步并被输入到或门166-B的数据信号(D1、D2)、(D3、D4)等从或门166-B的输出端作为多路复用输出数据信号i2，在时间轴上排列输出。

第11段所示的时间波形(j2)是从图6所示的高速可变时钟信号生成器130向FIFO-2提供的高速可变时钟信号j2的时间波形。即，高速可变时钟信号j2是FIFO-2的WE时钟信号。高速可变时钟信号j2(WE信号)每连续2位的矩形时钟脉冲的组，以一定间隔排列在时间轴上。根据该每2位的矩形时钟脉冲的组，向FIFO-2输入(写入)数据(D1、D2)的组、数据(D3、D4)的组、数据(D5、D6)的组、数据(D7、D8)的组。第12段所示的时间波形(FIFO-2)是被写入FIFO-2中的数据信号的时间波形。数据信号(D1、D2)、(D3、D4)等排列在时间轴上。

第13段所示的时间波形(k2)是从图6所示的PHY/MAC接口150向FIFO-1提供的高速时钟信号k2的时间波形。即，高速时钟信号k2是FIFO-2的RE时钟信号。根据该高速时钟信号k2(RE信号)，从FIFO-2输出多路复用输出数据信号m2。第14段所示的时间波形(m2)是从FIFO-2读出的数据信号D1～D8的时间波形。

即，被输入到PHY/MAC接口150的串行信号m2是从并行数为2的并行信号转换来的。这里，由于并行信号是并行数为2的并行信号，所以在FIFO-21和FIFO-22中暂时保存有实际的数据，但在FIFO-23和FIFO-24中未暂时保存实际的数据。

<频带管理部>

如图2所示，频带管理部100构成为具有命令总线接口102、定时器104和存储器106，具有向可变串/并转换部80提供频带设定信号c1的功能。另外，如图6所示，频带管理部140构成为具有命令总线接口142、定时器144和存储器146，并具有向可变并/串转换部120提供频带设定信号c2的功能。

由于频带管理部100和频带管理部140的结构相同，作为构成要素的命令总线接口、定时器和存储器也相同，所以，这里以频带管理部100为例进行说明。

命令总线接口102是用于进行控制和管理的接口，以使能够从外部的控制台等外部装置向可变串/并转换部80输入串/并转换中的并行数。即，识别从外部装置指示的并行数，并通知给可变串/并转换部80。频带设定信号c1在被提供给可变串/并转换部80的同时，还被提供给定时器104，而且还被提供给存储器106进行保存。被保存在存储器106中的并行数的信息通过命令总线接口102，根据来自外部装置的要求，被读出。而且，由定时器104计测频带设定信号c1所持续的时间。

被保存在存储器106中的并行数的信息、和关于由定时器104所计测的频带设定信号c1所持续的时间的信息，可通过命令总线接口102，根据来自外部装置的要求，读出且使用。例如，能够进行根据被保存在存储器106中的并行数和关于频带设定信号c1所持续的时间的信息的频带管理。而且，通过储存该频带管理信息，例如，根据基于这些频带管理信息的合理的依据，进行对于利用光终端装置的用户的计费处理。

<控制信号生成电路>

[结构]

参照图10，对控制信号生成电路的安装电路的例进行说明。图10是控制信号生成电路的概略电路图。为了简化说明，在串/并转换或并/串转换中，假设是并行数最大能够对应到4的情况进行说明。

图10所示的控制信号生成电路190具有2位计数器174、移位寄存器176、与非门组180、与门组182、或门184、与门186和触发电路188。移位寄存器176是由4段构成的4位的移位寄存器。

高速时钟信号HCLC、段数切换信号T1～T3、低速时钟信号LCLC、选择信号S1、S2、高速可变时钟信号VHCLC以及延迟时钟信号DCLC，与上述的参照图2和图6说明的串/并转换部、或并/串转换部的动作说明中所说明的各种信号之间的对应关系，如下所述。

高速时钟信号HCLC是从高速时钟信号生成器92或132输出的信号。段数切换信号T1～T3是从频带管理部100或140输出的频带设定信号c1或c2。在图2和图6中，用1条信号线来表示从频带管理部100或140输出的频带设定信号c1或c2，但在实际电路中形成有多条信号线。

低速时钟信号LCLC是从分频器98或138输出的信号。选择信号S1、S2与从分支电路控制信号生成器94输出的分支电路84的开关切换信号h1、或从多路复用电路控制信号生成器134输出的多路复用电路124的开关切换信号h2对应。

高速可变时钟信号VHCLC与从高速可变时钟信号生成器90输出的读出信号f1、或从高速可变时钟信号生成器130输出的读出信号j 2对应。

延迟时钟信号DCLC(DC1～4)与从延迟时钟信号生成器96输出的延迟时钟信号i1-1、i1-2和i1-3等、或从延迟时钟信号生成器136输出的延迟时钟信号f1-1、f1-2和f1-3等对应。

[动作]

参照图11，对控制信号生成电路的安装电路的动作进行说明。图11是用于说明控制信号生成电路的动作的时间图。从图11的最上段的第1段到最下段的第11段所表示的时序图，分别如下所述。

第1段所示的时间波形(HCLC)是高速时钟信号的时间波形，其被输入到2位计数器174的时钟信号输入端子。通过把高速时钟信号HCLC输入到2位计数器174，生成选择信号S1、S2并输出。

第2和第3段所示的时间波形(S1、S2)分别是选择信号S1和S2的时间波形。从2位计数器174周期性反复输出(S1、S2)＝(0、0)、(1、0)、(0、1)、(1、1)的输出信号。

第4段所示的时间波形(i-EN)是从触发器电路188输出的内部使能信号i-EN的时间波形。

第5段所示的时间波形(VHCLC)是从与门186输出的高速可变时钟信号VHCLC的时间波形。

第6段所示的时间波形(LCLC)是向移位寄存器176输入的低速时钟信号LCLC的时间波形。

第7段至第10段所示的时间波形(DCLC：DC1～4)分别是从移位寄存器176的第1～第4段输出的延迟时钟信号DC1～4的时间波形。

在从2位计数器174输出(S1、S2)＝(0、0)时，在触发器电路188中保持为“1”，在达到了由段数切换信号T1～T3指示的并行数时，通过将触发器电路188复位，从触发器电路188生成内部使能信号i-EN并输出。通过把内部使能信号i-EN和高速时钟信号HCLC输入与门186，从与门186生成高速可变时钟信号VHCLC并输出。

向4位移位寄存器176输入低速时钟信号LCLC和将高速时钟信号HCLC反相后的信号。通过这样做，从移位寄存器176的第1段到第4段分别输出延迟时钟信号DC1至CD4。从移位寄存器176的第1段到第4段分别输出的延迟时钟信号DC1至CD4，依次被分别赋予高速时钟信号HCLC的1个周期的延迟，并从移位寄存器176输出。