多相重新调准电压控制振荡器和具有该振荡器的锁相回路

摘要

一种多相重新调准电压控制振荡器(MRVCO)(图1和7)基于VCO级(11、12、13)中的电荷注入(19)而实现相位重新调准(Δθ)，其中注入量(IALIGN)与VCO输出时钟和参考时钟(CKREF)之间的瞬时相位误差成比例。所述MRVCO可被并入作为多相重新调准的锁相回路(MRPLL)的实施方案(图11和12)的一部分(117)。可在所述PLL中提供单独相位检测器(121)以及特定重新调准电荷泵(123)以用于控制所述VCO。所述VCO具有较低的相位调制噪声，使得所述PLL具有非常大的等效带宽。

说明书

技术领域

本发明涉及电压控制振荡器(VCO)电路，尤其是环形振荡器类型的VCO电路，其特征在于相对于参考信号重现相位重新调准。本发明还涉及含有这种VCO作为自身的组件的锁相回路。

背景技术

在经典的VCO结构中，低频相位调制(PM)噪声或长期抖动较显著且不断累积。使用这种VCO的锁相回路(PLL)电路仅能够在达到等于PLL带宽的调制频率的调制频率下对此PM噪声或抖动进行校正。在较高的调制频率下，PLL电路停止调整，且因此所述PM噪声等于或稍许高于VCO的固有PM噪声。减小高频PM噪声、短期抖动需要非常大的PLL带宽或低噪声VCO。扩大PLL带宽受到以下事实的限制：带宽由于量化噪声的缘故而不能超过参考频率的约1/20。因此，寻求低噪声VCO电路。

VCO电路中的相位重新调准允许使其相位与参考时钟信号的相位同步。明确地说，可使VCO时钟边沿与每一参考时钟边沿再同步。已通过将具有特定相位延迟的重新调准反相器插入到VCO环中来实现这种再同步。参看(例如)Sheng等人的国际公开(PCT)专利申请案WO 03/063337A1。通过将VCO电路的时钟输出与参考时钟组合来获得重新调准信号。将此重新调准信号施加到重新调准反相器中的一者以促成参考时钟边沿处的转换。与可比较的简单PLL电路来说，使用相位重新调准的VCO的PLL电路对于显著较高的频率具有减小的PM噪声或抖动。

然而，这种技术还需要VCO时钟输出、参考时钟与重新调准信号之间的精密的数字选通和时滞，以便在最佳瞬间应用相位重新调准。相位重新调准因数被定义为所引起的重新调准相移除以恰好在重新调准瞬间之前VCO与参考相位之间的差，其几乎不依赖于装置性能扩展和失配。添加重新调准反相器向VCO环增加了相位延迟，且因此减小了VCO电路的最大操作频率。任何VCO电路实施例中的装置参数对于设计操作频率是特定的，且因此这种特殊的相位重新调准技术在需要具有较宽频率范围的VCO电路的情况下不适用。

发明内容

本发明使用向VCO电路的每一级中进行的并行电荷注入，在必须进行调准的瞬间将分布的同时相移施加到环中的每一级。将短电流脉冲同时施加到每一级。这些脉冲在重新调准之前在每一级的输出处相对于其相角而引起相移。针对每一级获得的个别相移依赖于所述级的脉冲敏感性响应(周期函数)的瞬时值。由于不同级在VCO环中处于相对不同相位，所以来自个别级的所获得的相移在同一方向上将不一定相等或平均。然而，在本发明中，VCO电路总体上所特有的多相脉冲敏感性响应函数不但严格为正(或严格为负)而且还相对恒定，因此在不需要参考时钟与VCO内部信号或时钟输出之间的任何特殊同步的情况下容易地实现相位重新调准。

附图说明

图1是本发明的多相重新调准的电压控制振荡器(这里由3级环形振荡器例示)的示范性基本示意平面图。

图2是图1的振荡器的个别级的基本示意平面图。

图3是展示由于短电流脉冲将电荷注入级的每一者中而引起的个别级的相移(Δф)的相位图。

图4是来自每一级的输出电压(V₁、V₂、V₃)与时间的曲线图，其中虚线曲线表示重新调准之前的电压(实际的电压和推断出的重新调准之后的电压)，且其中实线曲线表示重新调准之后的电压。

图5是对于图7所示的VCO电路实施例，针对个别VCO环级(虚线曲线)以及针对整个VCO(实线曲线)的脉冲敏感性响应函数(ISF和MISF)的曲线图。

图6是对于图7所示的VCO电路实施例，由于重新调准引起的VCO输出相移(160MHz下以毫弧度表示)与在VCO时钟输出和参考时钟之间检测到的相位误差的曲线图。

图7是根据本发明的示范性VCO电路实施例的示范性晶体管级示意电路图。

图8展示用于向图7的环形VCO提供成比例的注入I_ALIGH的示范性相位检测器和电荷泵电路。

图9是向图8的电荷泵电路中的开关提供互补的向上和向下信号的相位-频率检测器电路(PFC)状态机的状态转换图。

图10是PFC状态机响应VCO时钟输出CK_VCO和参考时钟CK_REF以在电荷泵电路中产生具有适当宽度的正或负电流脉冲I_ALIGH的信号波形图。

图11是在回路中使用本发明的多相重新调准的VCO电路的PLL电路的示意方框图。

图12是用于估计相位调制噪声的图11中的PLL电路的线性相位模型。

图13是对于无多相重新调准的现有技术的代表性PLL电路以及如图11和12中的具有各种低通滤波器且以小(0.1)重新调准因数β为特征的多相重新调准的PLL电路，如图7中的多相重新调准的VCO电路的相位调制噪声(以dBc/Hz计)与载波调制频率(以Hz计)的曲线图。

具体实施方式

参看图1，三级环形VCO电路包含一系列反相级11、12和13，其中第三级13的输出耦合回到第一级11的输入。级11、12和13的每一者分别输出振荡电压V₁、V₂和V₃，所述电压将随着时间而基本上呈周期性。

输出电压V₁、V₂和V₃的振荡频率取决于环的一个循环中的传播延迟，且可使用经由控制输入15施加到级11、12和13的每一者的控制电压V_CONTROL而调节为目标频率。来自三个级的振荡输出电压将具有趋向于分开120°的相对相位(紧接着重新调准脉冲之后的情况除外)。

输出级17远远小于环级，因此其饱和并产生VCO时钟输出CK_VCO，所述VCO时钟输出CK_VCO本质上是具有与环的频率相同的频率的方波。

每当认为有必要进行VCO输出CK_VCO的相位重新调准时，每一环级11、12和13还经由第二控制输入19接收短重新调准脉冲V_ALIGN。以此方式，重新调准脉冲并行施加到VCO环的所有级，且由于这些脉冲而引起的向每一级中进行的相关联的并行电荷注入对环的每一级引起同时且分布的相移。

参看图2，每一VCO环级21的特征在于，其输入V_N与其反相输出V_N+1之间的传播延迟或相对相位与注入的总电流成比例。这包含与控制电压V_CONTROL成比例的VCO偏置电流I_BIAS，加上来自重新调准电流脉冲I_ALIGN的额外成分，所述重新调准电流脉冲I_ALIGN通过V_ALIGN脉冲而接通和断开。电路设计者可通过与偏置电流I_ALIGN/I_BIAS成比例地增加电荷注入幅值(由因数k表示)来优化给定输出-参考时钟相差的重新调准相移的相对的量。

参看图3和4，VCO环的三个级趋向于以其间120°的相对相差操作。尽管所述级尤其紧接着相位重新调节之后可能稍许偏离此趋势，但随着振荡输入和输出电压V₁、V₂和V₃传播通过环中的级，相对相位将调节以便使其本身接近且接着维持在120°或120°附近。在具有某一其它数目的级的VCO环中，相对相位将不同，但将趋向于相等并累积总和为360°(例如，5级环的级之间相对相差为72°)。图3的相位图中的虚线向量和图4中的虚线正弦曲线的相对位移说明在相位重新调准脉冲之前来自每一级的输出(V₁、V₂、V₃)的相位(Φ₁、Φ₂、Φ₃)的这种相对差。VCO时钟输出CKVCO形状上将是方波状的，且其转换的相位将由于输出级中微小但大体上恒定的传播延迟(如图4所表示)的缘故而稍许迟于来自环中第三级的电压输出V₃的零交叉的相位。

在时间t₀向所有环级并行施加重新调准脉冲。这在环中每一级的输出处产生分布的且同时的相移。然而，来自不同级的相移(ΔΦ₁、ΔΦ₂、ΔΦ₃)在同一方向上不一定相等甚至也不一定平均(即使所述级原本在结构上相同)，因为其在重新调准脉冲的时间t₀处于不同的相对相位。举例来说，在图3的相位图中表示为实线向量且在图4中表示为实线正弦曲线的相位重新调准脉冲的即时结果展示以下情况：来自第一环级的相移ΔΦ₁在正方向上，而来自第二和第三环级的相移ΔΦ₂和ΔΦ₃在负方向上，且其中ΔΦ₁相对大于ΔΦ₂或ΔΦ₃中的任一者。特定结果将依据施加重新调准脉冲的瞬间而变化。然而，在振荡电压信号已有机会传播通过环的所有级并朝着级之间新的i20°相对相差调节之后，VCO时钟输出CK_VCO处的最终结果将是分布在三个级中间的三个单个相移的平均值。在图4所示的实例中，其为VCO时钟输出CK_VCO中的微小的正相移ΔΦ。

每一单个VCO环级所特有的脉冲敏感性响应函数(ISF)的概念总体上对于VCO环来说可适于达成多相脉冲敏感性响应函数(MISF)。任何给定VCO环级的ISF在任何给定时刻均被定义为VCO输出处产生的瞬时相移除以通过非常短的电流脉冲I_ALIGN注入到所述级中的相对电荷量所得的比率。通过参考一个振荡周期内所述级与其负载电容之间交换的总电荷摆动来计算所述相对电荷量。也就是说，

其中，ΔΦ是VCO输出处所引发的相移，Δq是在重新调准瞬间注入到VCO级中的电荷量，i_L(t)是级的负载电流，且积分是对一个完整的振荡周期(0到T₀)。

ISF是具有与VCO电路的环振荡频率相同的频率的周期函数。ISF的符号取决于施加电流脉冲的瞬间。举例来说，其在上升信号斜坡可能为正且在下降信号斜坡可能为负。然而，对于ISF曲线的正和负部分，量值通常将会不同。图5展示图7的VCO实施例的各个级的ISF(虚线曲线)。三级环形VCO中其它两个级的ISF曲线将大体上相同，但时间上交错开ISF周期的1/3。

多相脉冲敏感性响应函数(MISF)被定义为VCO输出时钟的总相移除以通过非常短的电流脉冲同时注入到VCO的所有环级中的相对电荷量所得的比率。以上针对ISF给出的等式也适用于MISF，只是Δq是注入到所有环级中的总电荷量。MISF也是周期函数，但其频率等于VCO频率乘以级的数目。然而，MISF将严格为正或严格为负，使得其符号不会依据注入瞬间而变化。此外，MISF量值将相当恒定，使得所引发的相移也不会依据注入瞬间而显著变化。图5展示下文描述的示范性VCO实施例的严格为正且相当恒定的MISF(实线曲线)。几乎恒定的MISF的优点是，可在参考时钟与VCO内部信号或输出时钟之间无任何特殊同步的情况下实现相位重新调准。不必真正顾虑在振荡循环期间的哪一瞬间施加重新调准脉冲。

参看图6，由于重新调准引起的输出相移是VCO输出时钟与参考时钟之间检测到的相位误差的连续线性函数。图6中描绘的线性函数针对160MHz的操作频率。每一关系的斜率为重新调准因数β。如果ΔΦ表示由于向VCO环级中进行多相电荷注入而引发的输出时钟CK_VCO的相对相移，且Δθ表示重新调准之前的相位误差，那么我们可界定重新调准因数β＝ΔΦ/Δθ。重新调准因数的问题在宽频率范围VCO电路中源自以下事实：其值趋向于在某种程度上依赖于VCO操作频率。使用本发明的多相重新调准技术允许相对电荷注入量与VCO偏置电流匹配，这导致宽频率范围内β的幅值较稳定。通过与VCO偏置电流I_BIAS(＝G_m·V_control)成比例地增加重新调准脉冲振幅I_ALIGN来控制重新调准因数β。图6说明我们可在从快到慢的一系列制造过程内使重新调准因数β保持相对恒定。

图7展示根据本发明的VCO电路的示范性实施例。展示了图1中的环形VCO的更详细实例。环级的数目可变化。此实施例基于级联NMOS反相器级。如果需要的话，可修改此实施例以使用CMOS反相器级，但所得的VCO将较慢且对电源电压V_SUP中的纹波较敏感。也可使用双极或其它集成电路类型来构建本发明。在另一变化形式中，可能以微分方式而不是使用I_ALIGN脉冲注入重新调准电流。本发明的分布式电荷注入技术也可能应用于LC振荡器的级，而不是这里展示的使用反相器级的振荡器。图8展示用于向图7的环形VCO提供成比例的注入I_ALIGN的示范性相位检测器和电荷泵电路。

图7中，电压-电流转换器70在NMOS晶体管T1的栅极处接收控制电压V_CONTROL，以便控制VCO电路的振荡频率。电阻器R1将V_CONTROL减去晶体管T1的阈值电压转换为成比例的电流i₀。在特定实施例中，晶体管T1具有较大的栅极通道宽度/长度比，并稍许超过阈值区域而工作。晶体管T2、T3和T4形成镜像电流参考装置，以便建立将施加于VCO环级71、72和73中的匹配晶体管的栅极电压G_P和G_N。PMOS晶体管T2、T3、T10、T17和T24彼此匹配并共享同一源极和栅极电压V_SUP和G_P。同样，NMOS晶体管T4、T5、T12和T19彼此匹配并共享同一源极和栅极电压V_INF和G_n。以此方式，电流i₁、i₂和i₃将与通过V_CONTROL建立的参考电流i₀匹配，且偏置电流i₀₁、i₀₂和i₀₃将与电压-电流转换器70中相应的电流i₀₀匹配。将栅极通道宽度和长度选择成足够大而能够实现良好匹配。

级71、72和73中的PMOS晶体管T10、T17和T24的漏极电压由于级联晶体管T8、T15和T22的缘故而稳定。这些级联晶体管的栅极电压随着电源电压V_SUP的变化而变化，这改进了VCO电路的电源弃除比。级联晶体管T8的V_SUP-栅极电压由通过电流i₀₁(与i₀₀匹配)偏置的晶体管T7和T9的栅极-源极电压的总和确定。级联晶体管T15和T22的V_SUP-栅极电压以相同方式用晶体管T14、T16、T21和T23确定。晶体管T10、T17和T22可能较慢(由于其通道长度较大以确保与T2的良好匹配)的事实并不影响VCO速度。其事实上取决于级联晶体管T8、T15和T22的速度。因此，这些级联晶体管具有最短的通道长度以实现快速操作。

反相级71、72和73中的电容器C1、C2和C3用于调谐VCO频率范围。

成比例重新调准电流复制分支电路74借助PMOS晶体管T32向反相器级71、72和73中的重新调准电流复制晶体管T11、T18和T25提供重新调准电压输入G_RL。通过晶体管T11、T18和T25的重新调准电流i_1i、i_2i和i_3i是通过晶体管T32的电流i_0i的副本。然而，晶体管T11、T18和T25与晶体管T32的精确匹配并不关键，因为多相脉冲敏感性响应函数(MISF)对于重新调准电流的较小差异不是非常敏感。实际上，这种低敏感性从设计的观点来看是有益的，因为需要将电流复制晶体管T11、T18、T25和T32制造成具有最短的栅极长度和尽可能小的栅极宽度以便能够复制非常短的电流脉冲I_ALIGN。

重新调准电流i_0i具有从镜像NMOS晶体管T26和T28复制的DC成分(i_00i)和通过电荷泵传递的受脉冲作用的成分I_ALIGN两者。两种成分均与电压-电流转换器70中建立的VCO偏置电流i₀成比例。这允许相对于VCO偏置电流i₀以及因此相对于其操作频率实现小范围的重新调准因数β。DC分量i_00i通常可等于i₀的约20％，而受脉冲作用的分量I_ALIGN通常可等于i₀的约10％。下文参看图8描述的重新调准相位检测器和电荷泵75提供I_ALIGN，每当VCO输出相位小于(滞后于)参考相位时其为正脉冲，且每当VCO输出相位大于(领先于)参考相位时其为负脉冲。此重新调准脉冲促使VCO时钟输出的相位视需要而加速或减速，以便使VCO时钟输出与参考时钟调准。

最后，NMOS级联晶体管T29耦合到电流复制分支电路74中的晶体管T28以便减少由晶体管T28的固有输出电容C_gd和C_ds引发的寄生电荷注入。与其它电流复制晶体管T11、T18、T25和T32一样，也将级联晶体管T29制造成具有最短的栅极长度和尽可能小的栅极宽度以便快速响应非常短的I_ALIGN电流脉冲。

参看图8，成比例重新调准电流复制分支电路74从相位检测器和电荷泵分支电路75接收I_ALIGN电流脉冲。已经注意到，脉冲的振幅将与VCO偏置电流i₀成比例。当VCO输出相位小于(滞后于)参考时钟相位时，符号将为正。脉冲宽度将等于VCO输出时钟边沿与参考时钟边沿之间的时间延迟。图8中，常规的但在此项技术中众所周知的相位-频率检测器电路(PFC)(未图示)将向上和向下信号up和dn及其互补信号提供到一组开关，所述开关根据图9中的状态转换图和图10中的信号波形图而断开或闭合。可使用如图10和11中那样操作的任何PFC电路。举例来说，可使用基于基础NAND门的RS触发器来实施PFC电路。

晶体管T33到T41组成脉冲电荷产生器，其通过向上和向下信号将电源线V_sup和V_INF选择性地耦合到重新调准脉冲线G_RL以产生重新调准脉冲I_ALIGN。每当信号up为高且dn为低时，通过晶体管T37和T34的电流i_up被驱动到节点G_RL，而通过晶体管T40的电流i_dn被驱动到废弃节点G_RLC。这增加了通过晶体管T32的电流，且因此经由复制晶体管T11、T18和T25将正电流脉冲注入到VCO级71、72和73的全部中，从而立即加速VCO。相反，每当信号up为低且dn为高时，电流i_dn被驱动到节点G_RL，而i_up被驱动到废弃节点G_RLC。这减小了通过晶体管T32的电流，且因此经由复制晶体管T11、T18和T25将负电流脉冲注入到VCO级71、72和73的全部中，从而立即减速VCO。

电流i_up和i_dn的量值均约等于电流i_0i的量值的一半。晶体管T33、T34和T35的栅极通道长度全部与晶体管T26匹配，但其栅极宽度经设计以便确保电流量值近似i_up＝i_dn＝1/2·i_0i。针对各个晶体管T33、T34和T35的级联晶体管T36、T37和T38使由于向上和向下开关而引起的任何寄生电荷注入最小化。

参看图9和10，可与本发明一起使用的示范性相位-频率检测器电路可能对VCO时钟输出CK_VCO和参考时钟CK_REF的下降沿敏感。CK_VCO可由信号CK_DIV掩蔽，所述信号CK_DIV表示由在CK_VCO的上升沿工作的数字分频器获得的CK_VCO的频率子部分，如图10所说明。接着仅在每N个VCO时钟周期或一个参考时钟周期之后进行相位检测，其中N是VCO输出时钟频率与参考时钟频率之间的乘法因数。

在CK_REF的每一下降沿：(a)如果现有PFC状态为向下，那么PFC转变(91)为状态零；(b)如果现有PFC状态为零，那么PFC转变(92)为状态向上；且(c)如果PFC状态为向上，那么PFC保持相同状态(93)。在CK_VCO的每一下降沿，当CK_DIV为高时：(a)如果现有PFC状态为向上，那么PFC转变(94)为状态零；(b)如果现有PFC状态为零，那么PFC转变(95)为状态向下；且(c)如果现有PFC状态为向下，那么PFC保持相同状态(96)。在状态零中，信号up和dn均重设低至0。在状态向上中，信号up设高至1，而信号dn重设低至0。在状态向下中，信号up重设低至0，而信号dn设高至1。已经指出，up和dn信号确定由图8中的电荷泵电路75产生的电流脉冲I_ALIGN。

在图10中可看到所产生的波形。注意，电流脉冲I_ALIGN的宽度与CK_VCO和CK_REF之间的相差成比例，(例如)在相位检测事件101比在事件103或105时宽。在电流脉冲由于向上事件的缘故而为负(例如，101处)的情况下，加速VCO相位，这在下一相位检测103时提供较短持续时间的向上状态，且最终在检测事件105时提供向下状态。电流脉冲由于向下事件的缘故而为正(例如，105处)，从而促使VCO相位减速。以此方式，VCO输出时钟相位不断趋向参考时钟CK_REF的相位。

参看图11，本发明的多相重新调准的VCO电路可用于锁相回路(PLL)电路中，从而导致相位噪声或抖动显著减小。多相重新调准的PLL电路使用主要回路，其包括主相位-频率检测电路(PFC)111、主电荷泵113、低通滤波器115、如上所述的多相重新调准的VCO电路117，和除以N分频器119。PLL电路还包含第二PFC 121和重新调准电荷泵123以便用重新调准电流脉冲I_ALIGN馈给VCO电路117。PFC电路111和121两者均在信号CK_REF和CK_DIV的下降沿操作(如图9和10中)，考虑到使用NAND门120进行信号选通，这意味着其直接检测参考时钟信号CK_REF与VCO时钟输出CK_VCO的第N时钟边沿之间的相差。使用两个单独的PFC电路111和121以及两个单独的电荷泵113和123实现相互相位校正机制：(a)经由主PFC和电荷泵电路111和113，对主回路进行低速的初级相位调整(V_CONTROL)，和(b)经由多相重新调准的PFC和电荷泵电路121和123，进行前馈相位校正(I_ALIGN)。

参看图12，在图11的多相重新调准的PLL电路的等效概要模型中，用信号的绝对相位代替所述信号以便说明相位调整回路对最终PLL相位噪声的影响。相位求和节点131表示主PFC电路111和相关联的主电荷泵113以提供低频电荷泵输出电流I_CP，其取决于被除的VCO输出与参考时钟之间的相位关系(Φ_REF-Φ_DIV)。低通滤波器115由电阻器R1以及两个电容器C1和C2表示，并提供导致控制电压V_CONTROL的二次相位超前校正。可改为利用使用简单的积分器和单个电容器的替代滤波器结构。多相重新调准的VCO电路117和相关联的重新调准PFC电路121及电荷泵123由虚线框137内部的相位元件131到134表示。虽然主回路中的低频V_CONTROL信号向VCO提供长期频率和相位稳定性(即，在多个循环内)；但来自多相重新调准PFC和电荷泵组件的I_ALIGN脉冲每当需要时向VCO输出提供瞬时相位变化，如相位求和节点134所表示。主回路中，VCO输出相位Φout当被除以N组件119(由相位元件139表示)除时，产生用于在主PFC电路中与Φ_REF进行比较的Φ_DIV相位。

使用这种相位模型，可通过使用周期性稳态方法的模拟器来估计VCO相位噪声与载波附近的调制频率。图13展示对图11和12的PLL电路的这种相位噪声估计的结果，其中由相对于载波信号功率的单一边带频谱功率密度(以dBc/Hz计)来表示相位调制噪声。为参看起见，近线性曲线141独立地估计本发明的多相重新调准的VCO的固有相位调制噪声。曲线143展示在无本发明的相位重新调准的情况下PLL的所估计的相位噪声。曲线145展示对使用(R1，C1，C2)低通滤波器但以非常小(0.1)重新调准因数β的如图11和12中的多相重新调准的PLL电路所估计的相位噪声。注意，即使利用此较小的β，仍存在优于现有PLL电路多达5dB的改进。对于这种类型的任何PLL电路，可使用此类模拟优化重新调准因数以获得最低相位噪声。曲线147展示对使用简单的积分电容器C2作为低通滤波器的如图11中的多相重新调准的PLL电路所估计的相位噪声。显著的噪声改进表明，在回路中利用多相重新调准的VCO，不再有必要在此类PLL电路中使用零相位校正(R1-C1)。简单的积分电容器可实现较好的性能，而不会由于前馈重新调准而降级回路的稳定性状况。