用于含芯片上降压转换器的数字装置的上电复位电路

摘要

一种用于在上电时初始化数字集成电路的上电复位电路，包括：第一上电复位信号发生器(PORE_GEN)；参考电压发生器(REF_GEN)；降压转换器电路(VDC)；以及第二内部上电复位信号发生器电路(PORI_GEN)。该第二内部上电复位信号发生器电路具有使能装置，也用于使用所述第一上电复位信号(PORE)与所述降压转换器电路(VDC)一起使能该第二内部上电复位信号发生器电路。熔丝装置允许用于可选择支持的外部电源电压的两个复位发生器的动态响应。

说明书

技术领域

本发明涉及数字集成电路半导体装置，具体而言涉及这样的装置，其包括用于对在特定工作阶段期间可在低电压模式下运转的数字集成系统核心部分供电的芯片上降压转换器，且确切地涉及芯片上上电复位电路。

背景技术

当电子系统开启时，外部电源电压(VDDE)供给到各种元件集成电路半导体装置，并在特定tRAMP时间间隔期间斜坡上升。在上电期间一旦数字半导体装置内集成电路的电源电压到达正确水平，该装置的状态通常被预设或者初始化，从而在上电阶段结束时正确地开始工作。

集成在该装置内的所谓上电复位(POR)发生器在上电期间被用于初始化。所产生的POR信号为高，直至VDDE到达在上电期间初始化所需的预定电平(VPOR+)，随后该POR信号切换到低且该半导体装置工作于待机模式。

图1示出了包括芯片上降压转换器(VDC)的半导体装置的简化功能方框图。各个框的描述如下：

●PORE_GEN：其为在外部电源(VDDE)斜坡上升过程中产生PORE信号的“外部”上电复位信号发生器。该外部产生的PORE信号具有复位REF_GEN和VDC框的功能。

●REF_GEN：其产生用于芯片上降压转换器VDC的被补偿的稳定参考电压(VREF_VDC)。

●VDC：其为使用VREF_VDC对其进行调节来将VDDE转换成稳定的经调节的内部电压源(VDDI)的芯片上降压转换器。

●PORI_GEN：其为当VDC框产生稳定的经调节的内部电压源VDDI时产生内部信号PORI的“内部”上电复位发生器。该PORI信号用于复位和初始化IC的核心部分。

●半导体装置的核心部分使用由芯片上VDC产生的稳定的经调节的内部源电压VDDI，且在VDDI和GND之间通常存在大的电容。

图2示出了当VDDE以斜坡时间(ramping time)t RAMP上电和断电时简化的PORE动态特性。

在VDDE斜坡上升时，POR跟随VDDE，(POR为“高”状态，直至VDDE达到预定电平(VPOR_TH+：在上电过程中的POR阈值电压)；POR‘高’保持该装置处于复位条件。在VDDE斜坡下降期间，当VDDE低于VPOR_TH-(在断电过程中的POR阈值电压)时POR切换到‘高’状态)。VPOR_TH+和VPOR_TH-之间的差值确保了一滞后，该滞后用于在上电周期期间滤去电源电压中的噪声。

图3示出了当VDDE以tRAMP时间斜坡上升和下降且VDDI正由VDC转换外部电源电压VDDE产生时的简化的PORI动态特性。由于这种转换，VDC响应时间在上电和断电期间引起了VDDE和VDDI之间的时滞。在VDDE和VDDI的断电期间，由于VDDI和GND之间需要时间释放的电容性负载(Cpara)，存在另外的时滞。可以观察到，PORI和VDDI之间的关系与PORE和VDDE之间的关系几乎相同。

图4示出了用于第一或初级上电复位电路PORE_GEN和用于第二或次级上电复位电路PORI_GEN的基本电路图。

这两个电路相同且利用分别等于外部VDDE和VDDI的VDD起作用。

该电路由三个部分组成，各个部分的细节解释如下。

Part1为由PMOS有源电阻器和P+扩散无源电阻器组成的非线性分压器。PMOS有源电阻器增强了当上电斜坡时间快时的响应时间，而形成于NWELL上的P+无源电阻器保证了相对于工艺扩展的稳定电阻值，并防止在内部操作期间可能的地反弹(ground bouncing)。另一方面，有源P+扩散电阻器在P+扩散和VDD之间引入寄生电容。

Part2为反相器型电平检测器。当VREF_POR达到由PMOS0、NMOS0和NMOS1形成的反相器的逻辑阈值时，POR信号切换为低。连接到PMOS1、PMOS2和NMOS2的反馈网络在上电和断电期间提供了POR阈值的特定滞后。

Part3为用于选择Part1内PMOS有源电阻器数值的可选熔丝，当前实施成提供该装置的不同外部电源电压额定值之间的选择，例如1.8V或3.0V电源电压。

例如，考虑PORE_GEN，当VDD开始上升时，VREF_POR电压发展成输入电源电压VDDE的电压比。当VREF_POR达到电平检测器的阈值电压时，NODE_F翻转且PORE信号切换到低状态，将该装置驱动到待机模式。

在待机模式期间，根据方程I＝VREF_POR/(P+扩散电阻器的电阻)，静态DC电流在POR电路内流动。

图5示出了VDD＝3.0V且P+电阻为0.25Mohm时不同tRAMP的模拟结果。

对于相对短的tRAMP(快的上电//断电)，以比VPOR+min(/VPOR-max)更高(/低)的电压产生POR信号，因为VREF_POR上的寄生电容增大了其通过PMOS(/P+)电阻器的预充电(/放电)时间。对于相对长的tRAMP(慢的上电//断电)，所产生的POR信号与VPOR+min(/VPOR-max)几乎一致。

诸如上文所述的已知POR电路的缺点可归纳如下。

首先，当断电和上电之间的时间间隔非常短时，已知电路无法可靠地工作。

图6示出了信号VDDE、VDDI、PORE和PORI之间的关系。当断电和上电之间的时间间隔短时(参见虚线圆圈A)，VDDI无法跟随VDDE，因为VDDI需要时间释放电容性负载(图1的Cpara)而，因此PORI由于其无法检测到VDDE假信号(glitch)而不能正确地工作。

第二，当P+电阻值增大以减小待机电流吸收时，已知电路具有由寄生电容导致的不期望的耦合效应。

图7和图8示出了为了评估POR阈值电压的结果行为，电阻值分别为0.5Mohm和1.0M ohm时，POR阈值电压与上电或断电时间(tRAMP)关系的模拟结果。图7示出了在增大P+电阻时POR+阈值电压的一定的减小。这种现象可以通过放大的P+扩散电阻器和源节点VDD之间的寄生电容的伴随增大来解释。当然，相对于VDD和GND存在NODE_F的寄生电容。

图8示出了在图4的反相器输出节点NODE_F和GND之间存在寄生电容时POR阈值电压行为。

另一方面考虑，通过增大输入电源电压分压器的无源电阻部分以最小化POR电路内待机模式期间的静态DC电流吸收，通常是数字装置的伴随必要条件。

申请人已经尝试了诸多方法以降低待机电流，然而如下文所概述，这些尝试由于相关缺点而不成功：

a)使用N+电阻器替代P+电阻器并增大电阻。采用这种方法，在上电期间获得了非常良好的POR阈值动态特性，但是在断电期间并不令人满意，由于N+电阻器形成于偏置到GND的P型基板上，因此N+电阻器和GND之间存在大的寄生电容。

b)使用多晶硅电阻器(polyresistor)替代P+电阻器并增大电阻。采用这种方法，在上电期间的POR阈值动态特性非常良好，但是在断电期间同样很不令人满意，因为多晶硅电阻器和GND之间存在大的寄生电容。此外，多晶硅电阻器的电阻经历大的工艺差异，这导致VPOR+大的展宽。

c)使用大的P+电阻器并在VREF_POR和GND之间添加补偿电容器。采用这种方法，在上电期间的POR阈值动态特性非常良好，但是由于通过该P+电阻器到GND的放电时间，在断电期间并不令人满意。

发明内容

在研究已知的上电复位电路的这些令人困惑的缺点的解决方案时，申请人发现了基于下述直觉的尤为有效的解决方案，即，使在外部电源电压斜坡上升期间产生的初级上电复位信号不仅复位参考电压发生器和降压转换器，而且也复位次级上电复位信号发生器，实际上将后者从该初级上电复位信号级联。

此外，根据本发明的优选实施例的电路，已经发现，在两个上电复位信号发生器的电压电平检测器的输入反相器的输出节点之间添加小的结电容器以补偿该节点到地的寄生电容，可以有效地防止在断电和上电阶段之间的时间间隔非常短的情况下，该节点从一个逻辑状态乱真地翻转到另一个逻辑状态。

优选地，两个上电复位信号发生器的输入电源电压的电阻分压器是由有源电阻和无源电阻的组合构成的，这些电阻类型不同且可以例如通过在EWS测试阶段烧熔相关的熔丝进行选择。这允许通过电源电压分压器优化待机电流吸收，而不牺牲上电复位信号发生器的动态响应，并允许选择为支持两种不同外部电源电压的装置中的某一外部电源电压设计的配置。本发明在从属权利要求中定义。

附图说明

图1示出了包括芯片上降压转换器(VDC)的半导体装置的简化功能方框图。

图2示出了当VDDE以斜坡时间tRAMP上电和断电时的简化PORE动态特性。

图3示出了当VDDE以tRAMP时间斜坡上升和下降且VDDI正由外部电源电压VDDE的芯片上降压转换器产生时的简化PORI动态特性。

图4示出了通常用于第一或初级上电复位电路PORE_GEN和用于第二或次级上电复位电路PORI_GEN的基本电路图。

图5示出了电源电压为3.0V且P+扩散无源电阻为0.25Mohm时不同tRAMP的模拟结果。

图6示出了信号VDDE、VDDI、PORE和PORI之间的动态关系。

图7和8示出了输入分压器电阻值分别为0.5Mohm和1.0M ohm时，POR阈值电压与上电或断电时间(tRAMP)关系的模拟结果。

图9为具有依据本发明制作的芯片上降压转换器的半导体IC装置的基本方框图。

图10示出了图9的方框图的两个可选择模块PORE_GEN电路的实施例。

图11和12示出PORE阈值电压与tRAMP时间的关系的模拟结果。

图13示出了图9的方框图的PORI_GEN电路的实施例。

图14示出了图13的电路内的信号之间的动态关系。

图15示出了本发明的电路的信号VDDE、VDDI、PORE和PORI之间的关系。

图16为PORI_GEN发生器电路的备选及优选实施例。

图17至22涉及在设有根据图16实施例的上电复位电路的NAND快闪存储器装置的参数和功能测试之前，可实施的上电复位电路微调(trimming)程序。

具体实施方式

图9示出了具有依据本发明制作的芯片上降压转换器(VDC)的半导体IC装置的基本功能方框图。

PORE_GEN为在外部电源电压(VDDE)斜坡上升期间第一或初级PORE信号的上电复位发生器。该初级上电复位信号PORE不仅用于复位REF_GEN和VDC框，还用于复位次级上电复位信号发生器PORI_GEN。

REF_GEN是产生由芯片上降压转换器VDC使用的稳定的被补偿参考电压(VREF_VDC)的电路。

VDC是使用参考电压VREF_VDC进行调节，将外部施加电源电压VDDE转换成稳定的经调节的内部电源电压(VDDI)的芯片上降压转换器。

PORI_GEN为次级上电复位信号发生器，其在VDC产生稳定的经调节内部电源电压VDDI时产生次级上电复位信号PORI。该次级上电复位信号发生器在VDDE斜坡上升期间也被初级PORE信号复位。换言之，初级PORE信号在上电期间级联该次级PORI信号。次级PORI信号是用于复位和初始化IC的核心部分的信号。

半导体装置的核心部分使用由芯片上降压转换器VDC产生的稳定的经调节内部电源电压VDDI，且通常在电源节点VDDI和GND之间存在大的电容(Cpara)。

图10示出了PORE_GEN的电路。PORE_GEN的输入和输出分别为外部电源电压VDDE和PORE。实践中，该电路将包含与所支持的不同电源电压的数目相同数目的POR信号发生框。

例如，如果该装置支持3.0V和1.8V工作，一个框用于3.0V工作，而另一个用于1.8V工作。

如所示，对于本实施例，通过选择熔丝(Part3)进行电源电压的选择，通过控制VREF_POR30或VREF_POR18，该选择是相互排他的。该电路的组成如下。

Part1_30和Part1_18是均由PMOS有源电阻器和P+扩散及多晶硅电阻器组成的分压器。

Part1_30用于3.0V工作。通过将VDDE除以有源电阻器PMOS30和无源电阻器之比确定VREF_POR30，其中该无源电阻器是组合的多晶硅电阻器(R30_Poly)和P+电阻器(R30_P+)。

总无源电阻增大以减小待机电流，但是用于构造输入电压分压器的无源电阻部分的(多个)多晶硅电阻器和(多个)P+扩散电阻器的串联组合保证了改善的POR阈值电压动态特性，并减小了在快速上电过程中P+扩散的电容耦合。R30_Poly和R30_P+电阻的组合被优化从而在下述之间折衷：待机电流、大范围上电和断电时间情况下的POR阈值电压动态特性、P+扩散电阻器上的寄生电容耦合、以及电阻值的工艺展宽。

R30_Poly必须位于VREF_POR30节点和R30_P+之间，否则将不能有效地防止R30_R+上的耦合。C30_Poly为多晶硅电阻器和GND之间的寄生电容，C30_P+为P+电阻器和VDDE之间的寄生电容。C30_Poly可以有效地补偿在快速上电过程中由C30_P+引起的耦合效应。

当出现VDDE斜坡相当陡峭的上电时，PMOS30有源电阻器增大了VREF_POR30的响应时间，使得POR30阈值电压将增大。

Part1_18用于1.8V工作。通过将VDDE除以有源电阻器PMOS18和P+扩散电阻器(R18_P+)之比，确定VREF_POR18。R18_P+值通常适度地低于R30_P+。

C18_P+和VDDE之间存在寄生电容。R18_P+电阻可以被优化，从而在待机电流和耦合效应之间折衷。有源电阻器PMOS18增大了在快速上电期间的响应时间，因此阈值电压POR18将增大。对于1.8V工作的情形，POR框中待机电流的要求较不苛刻，因为没有图9的其他框(例如VDC框)的待机电流消耗(对于1.8V工作，图9中的VDC通常被禁用)，因此，输入分压器的更小的总电阻是可容许的。Part1_30或Part1_18的使用取决于待机电流的要求，并取决于P+扩散电阻器上的寄生电容耦合效应。

Part2_30和Part2_18为反相器型电平检测器。当VREF_POR30(VREF_POR18)达到由一个PMOS和两个NMOS(对于3.0V版本，为PMOS0、NMOS0和NMOS1，对于1.8V版本，为PMOS01、NMOS01和NMOS11)组成的反相器的逻辑阈值电压时，POR30(POR18)切换到低。

此外，根据该电路的重要特征，在Part2_30内NODE_F(Part2_1内NODE_F1)上存在小的电容器，用于补偿到NODE_F(NODE_F1)的接地节点的寄生电容。

如所示，该补偿电容器Cfd(或Cfd1)可以由P+结二极管构成。通过在NODE_F(或NODE_F1)到VDDE之间添加该小的电容，由P+扩散电阻器引起的VREF_POR30(VREF_POR18)上的耦合效应被有效地补偿。反馈连接的PMOS1、PMOS2和NMOS2(PMOS11、PMOS21和NMOS21)保证了在上电和断电过程中POR阈值数值有一定的滞后。

如已经所述，Part3为外部电源电压选择的可选熔丝实施方式，其选择PMOS有源电阻器，即分别通过SW30b和SW30信号，选择Part1_30和Part1_18内的R30_Poly电阻器和R30_P+电阻器；选择PMOS有源电阻器部分以及多晶硅(poly)和P+无源电阻器的相关组合的能力，使得在控制各个选定电源电压配置的待机电流方面提供了充分的灵活性。

3.0V工作

在上电过程中，SW30b设置为“低”，SW30设置为“高”。

Part1_30、Part2_30和Part3被SW30b激活，而Part1_18和Part2_18保持禁用。实际上，PMOS18截止，VREF_POR18通过NMOS18处于GND电势。

在上电时VDDE开始增大之后，VREF30_POR节点演变为VDDE的电压比。当VREF30_POR达到反相器型电平检测器的阈值电压时，NODE_F翻转且POR30和PORE都切换到低状态，将该装置驱动至待机模式。

在待机模式中，静态DC电流在PORE_GEN电路内流动，但是由于总流动路径电阻大，该电流相对小。

1.8V工作

在上电期间，SW30b设置为“高”，SW30设置为“低”。Part1_18、Part2_18和Part3被SW30b激活。相反，Part1_30和Part2_30未被SW30b激活。实际上，PMOS30截止，VREF_POR30通过NMOS30设置为GND。

在上电时VDDE开始增大之后，VREF18_POR节点演变为VDDE的电压比。当VREF18_POR达到反相器型电平检测器的阈值电压时，NODE_F1翻转且POR18和PORE都切换到低状态，将该装置驱动至待机模式。

在待机模式中，PORE_GEN电路中存在静态DC电流，但是该电流相对小。

图11和12示出了PORE阈值电压与tRAMP时间的关系的模拟结果。图11示出了3.0V配置的结果，图12示出了1.8V配置的结果。

结果显示，尽管在VREF_POR30(VREF_POR18)上使用相对大的电阻，POR阈值动态性能保持出色的特性，由此保持低的待机电流。

图13示出了PORI发生器的简化图示。输入到PORI_GEN的为VDDI和PORE信号，其输出为PORI。根据优选实施例，PORI_GEN包含三个部分，其细节如下。

Part1为由PMOS有源电阻器和P+扩散无源电阻器组成的分压器。

P+扩散电阻器形成于NWELL内。C18_P+为R18_P+电阻器上的寄生电容，C30_P+为R30_P+电阻器上的寄生电容。电阻值由熔丝(Part3)选择以使输入分压器适应于选定的电源电压范围。例如，如果该装置支持在1.8V和3.0V电源电压之间的选择，则PMOS30、R18_P+和R30_P+用于3.0V工作，PMOS18和R18_P+用于1.8V工作。

R18_P+由NMOS开关晶体管NMOS选择。电路工作类似于初级发生器PORE_GEN的工作。主要不同为所使用的无源电阻器的类型和电阻值。仅P+扩散类型电阻器用于该分压器的无源部分，该无源电阻远大于PORE_GEN的无缘电阻。然而，相对大的无源P+扩散电阻尽管显著地减小待机电流，但是将呈现在该P+扩散电阻器上的增大的电容耦合效应。

根据本发明的基本方面，通过NMOS晶体管开关(NMOSP)由初级上电复位信号PORE控制PORI_GEN的VREF_PORI输入节点，由此消除性地克服了更大的P+电阻器上的耦合增大效应。

Part2为反相器型电平检测器。当VREF_POR达到由PMOS0、NMOS0和NMOS1确定的该反相器电路的逻辑阈值电压时，PORI切换为低。

此外，在PORI_GEN电路内，P+结二极管的小电容Cfd连接在NODE_F和VDD之间，以补偿NODE_F和GND之间的寄生电容。

Part3为用于选择由PMOS有源电阻器和P+无源电阻器构成的分压器的总电阻值的可选熔丝。

图14示出了工作时电路信号之间的关系。如我们参考图9的基本图示所解释，VDDI为由内部降压转换器VDC产生的稳定的经调节电源电压，PORE为从PORE_GEN产生的初级上电复位信号。

根据本发明，上电时在VDDE和VDDI开始增大之后，VREF_PORI节点保持低状态，直到PORE信号切换到低状态。当PORE切换到低时，由于流过P+电阻器的电流，VREF_PORI节点开始演变。当VREF_POR达到反相器型电平检测器的阈值电压时，NODE_F翻转且PORI切换到低状态，将该装置驱动到待机模式。

这些波形演示了，尽管与已知电路中允许集成的最大电阻相比，在VREF_PORI上使用了大得多的电阻，但是在P+扩散电阻器上没有任何可观察到的电容耦合效应。

图15示出了信号VDDE、VDDI、PORE和PORI之间的关系。这些曲线是真实样本电路模拟结果的汇总。虚线周界A聚焦于这样的工作条件，该工作条件的特征在于断电和上电之间或者断电和上电之间相对短的时间间隔。可以容易地意识到，由于使用本发明的新颖的电路(其中PORI发生器受初级PORE信号控制)，PORI不再受以寄生电容为代表的电容负载不可忽略的放电时间的影响。结果为，PORI信号正确地演变，而与VDDE的tRAMP时间无关。

上述新颖的上电复位电路即使在装置的开关切换之间具有减小的时间间隔时在工作可靠性方面都具有大大增强的性能，并且可用于各种数字IC，包括诸如对上电时内部信号不稳定尤其敏感的NAND型快闪存储器的装置。

此外，例如快闪存储器以及甚至更多的这种多电平快闪存储器的特定数字装置的电学性能易受显著幅度的工艺展宽的影响。

对于上述的重要应用，本发明的具有增强特性的上电复位电路可以进一步设有用于微调POR阈值电压的装置，以便最好地适应于由工艺展宽决定的IC核心部分的真实电学特性，所述POR阈值电压如上所述由形成分压器(Part1)的有源电阻器和无源电阻器的组合决定。

图16为PORI_GEN发生器的另一个实施例，其特征在于包括全部串联连接的多个可选择PMOS类型有源电阻器和多个可选择的P+扩散无源电阻器，以及专用的选择熔丝FU1、FU2、FD1和FD2，其中这些熔丝允许在EWS测试期间选择该电路的Part1的如此配置的输入分压器的有源电阻某一可选值和无源电阻某一可选值。

增大PMOS有源电阻值则降低VREF_pore的电平，这增大pore阈值电压。

相反，通过减小P+无源电阻值，VREF_PORE电平增大，这反过来减小了次级PORI_GEN阈值电压。

对于NAND快闪存储器的情形，如本领域技术人员所公知的，形式为开路漏极输出的至少就绪/忙(/RB)输出引脚经常被用于指示装置状态。另一方面，NAND型快闪装置通常设计成保证各种数值堆栈汇编(assembly)选项，并且为了具有充分的堆栈汇编灵活性，两个这样的输出引脚(/RB)共同实施于存储器装置内，其中一个引脚可以用于参数/功能测试和汇编而另一个引脚通常不使用。

如图18所描述，这个不使用的/RB焊盘(pad)可被开发用于允许在上电复位阈值电压微调程序期间监测内部产生的PORI信号，这是上述图16的PORI_GEN电路的实施例所允许的。在图18中Rp为上拉电阻器。

可以在装置的参数和功能测试之前实施的程序包括步骤：

步骤1)通过如图17所图示的阶梯状斜坡上升将外部电源电压(VDDE)施加到该装置；

步骤2)通过该装置的可用的备用RB焊盘或者通过专用焊盘，监测上电复位信号的发展，结果示于图19；

步骤3)如果POR阈值电平为高，则返回到第一步骤，如果pore阈值电平为低，则继续下一步骤；

步骤4)在POR电平为低时读取VDDE电压，使得该读取电压给出测得的POR阈值电压(VTHmeas.)-测量POR阈值电压；

步骤5)基于测得的POR阈值电压(VTHmeas.)提取POR阈值微调信息，其中

-向上微调：

VTHmeas＜VTHO+dVth/2

-无微调

VTHO-dVth/2＜VTHmeas＜VTHO+dVth/2

-向下微调

VTHmeas＞VTHO+dVth/2.

步骤6)根据图16的PORI_GEN电路的可微调输入分压器中可实施的最小微调电压差值，取决于测得的POR阈值电压(VTHmeas.)和目标POR阈值电压Vpore_TH+(VTH0)之间的差值，微调下降或上升；

步骤7)烧熔所选择的熔丝。

上述程序以流程图的形式示于图20。

在读取测得的POR阈值电压之后，通过参考如图21所示的表格可以确定熔丝微调信息以获得目标阈值电压(VTH0)。在图21中VTH0表示POR_TH+的目标阈值电压；X表示烧熔熔丝；dVth表示POR阈值电压漂移的单位。被测试的实验装置的真实值示于图22的表中。在图22中，X表示烧熔熔丝；并且，

VTHmeas＝1.80V

＝＞使用微调向下一次

＝＞POR阈值为约1.70V。