擦除快闪存储器单元的方法及应用此方法的快闪存储器装置

摘要

在一种擦除快闪存储器单元的方法中，快闪存储器单元组织成可选定的储存块，擦除步骤包括施加擦除脉冲电压到至少一个选定和至少一个非选定储存块的共同偏压的单元井上，所述方法包括以下步骤：将擦除脉冲电压提高到低于目标擦除脉冲电压的第一中间电压；在第一时期内将擦除脉冲电压维持在第一中间电压；在第一时期后，将擦除脉冲电压提高到目标擦除脉冲电压；并在擦除操作期间内，将擦除脉冲电压维持在目标擦除脉冲电压。

说明书

技术领域

本发明主要涉及一种快闪存储器装置以及从其中擦除数据的方法。

背景技术

NAND型EEPROM(电可擦除可编程只读存储器)或快闪存储器已开发用于固态大容量储存应用上，这些应用有便携式音乐播放器、移动电话、数码相机等，被认为是硬盘驱动器(HDD)的替代物。

参见图1，其显示电可檫除可编程只读存储器的电路图，此电路包括形成在芯片基板上的储存单元阵列。本领域的技术人员将认出图1是一部分NAND快闪存储器阵列的电路图，虽未显示如列解码器和行解码器、检测电路和其它控制电路，但本领域的技术人员对上述元件是熟悉的。

示列性实施例的存储器阵列划分为很多存储器“块”。每一块有几“页”。一页有很多存储器“单元”。例如，1Gb存储器有1024块，且一块有64页。每页有2K字节(即16K位)。字线包含一页或多页。每块在位线方向提供一个或两个单元串。一个单元串有16位、32位或64位。

图1的存储器阵列包括多个平行位线BL0、BL1、BL2直到BLn，其连接到由存储器阵列的各条位线和字线的交集所界定的存储器单元。在上述的存储器中，各个单元是浮动栅快闪存储器单元，虽然仍有其它单元结构(如SONOS或分栅快闪存储器单元)用于一些EEPROM中。平行字线WL0、WL1、WL2...WL15在基板上形成，使得各个快闪存储器单元形成控制栅。选择晶体管结合每一条位线，并连接到信号SS和GS。

选定块信号BK用来选择存储器单元的一块并偏压NMOS导通/驱动晶体管的栅端子。在编程和擦除期间，驱动晶体管为偏压字线WL0到WL15在其漏极端子分别接收通用字线信号GWL0、GWL1...直至GWL15。CS标明共源线。通过一侧上的SS选择晶体管，单元串连接到位线并通过GS晶体管连接到共源线CS。

图1的表格显示图1的快闪存储器的编程和擦除条件。擦除条件具有特别的提示。在擦除期间，将一串选定块中的所有字线接地，并且单元井电压VW升到约20V。这个大电压差迫使储存在浮动栅内的电子逃入单元井。非选定块与偏压在高电压的选定块分享共同单元井。在非选定块中的相应字线是浮动的。因为在单元井和浮动控制栅(即浮动字线)之间的耦合因子大约为98％，所以这些非选定块的字线电压耦合到大约单元井(NMOS存储器单元的P井)的电压电平，即大约20V。当对非选定块信号BK设为0V时，这些非选定块的相应字线导通晶体管被断开。因此，非选定块的驱动晶体管经历从源节点(即字线电压节点)到栅节点(即块选择节点)大约20V的电压应力。如果导通晶体管的栅氧化物厚度约为300，那么所产生的电场约6.7MV/cm(20V/300)，这对高密度NAND快闪存储器的可靠性引起关注。例如，在目前1G字节NAND快闪存储器装置中1024块，每块64页，每条字线两页，并且每条字线分成两线以减少RC延迟而言，存在64K个驱动晶体管(1024×32×2)能被施加电压应力。

因此，需要改进快闪存储器擦除步骤，以及一种改进的快闪存储器，其考虑到在非选定块的驱动晶体管上的电压应力。

发明内容

在一种擦除快闪存储器单元的方法中，快闪存储器单元组织成可选定的储存块，其擦除步骤包括施加擦除脉冲电压到至少一个选定和至少一个非选定储存块的共同偏压的单元井上，所述方法包括以下步骤：将擦除脉冲电压提高到低于目标擦除脉冲电压的第一中间电压；在第一时期将擦除脉冲电压维持在第一中间电压；在第一时期后，将擦除脉冲电压提高到目标擦除脉冲电压；并在擦除操作期间，将擦除脉冲电压维持在目标擦除脉冲电压。

这个方法能在此实施示范擦除方法的快闪存储器装置中实施。在梯度上升到目标擦除电压期间，通过调节单元井电压，非选择储存块的字线驱动晶体管能受保护免于不希望有的电压应力，这对快闪存储器装置，特别对增加的存储器密度的关注将与日俱增。

为让本发明之上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1是具有多个NAND存储器单元及为其编程/擦除偏压条件的现有技术快闪存储器的一部分的电路图。

图2A和图2B说明本发明的示例性实施例的擦除方法。

图3是说明图2的示例性实施例的擦除方法的定时图。

图4执行图2和图3擦除方法的一示例性实施例电路的电路图。

主要元件标记说明

BL0、BL1、BL2：位线

WL0、WL1、WL2、WL15：字线

SS、GS：信号

GWL0、GWL1、GWL15：通用字线信号

BKS：选定块信号

VWT：峰值电压

VW：单元井电压

VWM1：中间电压

VWM2：中间电压

Vop、SDC：控制信号

VR：参考电压输入

VD：电阻分压器输入

10：电路

12：电荷泵电路

14：运算放大器

16：锁存电路

18、20、22：计时器电路

R1、R2、R3、R4、R5、R6：电阻

Q8、Q9、Q10：NMOS晶体管

t1、ters、t2：时间

CLK：时钟脉冲信号

TX1、TX2、TX3：计时器的输出信号

VopL：信号

ERASE：擦除

INV1、INV2、INV3、INV4：反相器

Q1、Q2、Q3、Q4、Q5、Q6：晶体管

Q20、Q21：晶体管

具体实施方式

图2A及图2B为用于快闪存储器(例如在图1中所显示的)的一种改进的擦除方法的信号，其显示对于选择(图2A)和非选择(图2B)储存块的各种节点的偏压条件。

通过提高选定块信号BK_S到VCC来选择用于擦除的储存块。在擦除过程期间擦除控制信号ERASE设于VCC。用现有技术的擦除方法，通用字线信号GWL0-GWL15接地(即设于0V)，意味着字线WL0-WL15设于0V。然而，不同于上文描述的现有技术的擦除方法，在下文更详细地描述一示例性实施例的擦除方法中，单元井电压VW通过至少一步增量提高到其峰值电压VWT(例如20V)。

请看图2B所示的非选定块的信号电压，信号BK_U最初导通(即设于VCC)以暂时导通非选定块的字线驱动晶体管，而非如选定块信号BK_S在整个擦除周期都导通。因为驱动晶体管导通，所以通用字线信号GWL0-GWL15传递到字线WL0-WL15。因此，在此期间WL0-WL15驱动到0V。在此期间，井电压VW也升到中间电压VWM1，例如5V。因为在字线中存在一些RC延迟，字线最远的节点需要一定量的时间以延迟由启动的驱动晶体管驱动的耦合到字线的任何电压，从单元井到电压0V。因此，非选定块信号BK_U保持导通足够长的时间以容许此电压延迟，然后才断开。在一示例性的实施例中，VW在VWM1的期间仅若干微秒，例如大约在5-20μs之间。

为了避免在非选定块的擦除及减小在字线驱动晶体管上的压力，VWM1可约在3V到6V之间。应力电场将从6.7MV/cm(20V/300)降到约在5.7MV/cm(17V/300)到4.7MV/cm(14V/300)之间。单元井电压的梯度向上和梯度向下的时限比单元井电压停在其峰电压VWT的期间要短得多。更高的电压VWT有更大的擦除效率。单元井保持在VWT的时期在毫秒级，而单元井电压梯度向上和向下的发生在微秒级。

应了解，在t1后BK_U被断开时，驱动晶体管断开并且字线浮动。单元井电压VW然后升到其目标电压VWT，例如20V。在这个实施例中，浮动字线将耦合到近似VWT-VWM1，如果VWM1是5V的话，或约15V。当井电压升到VWM1时，字线最初将耦合到约VWM1，但这个耦合电压通过字线驱动晶体管放电到0V。为简单起见，这个耦合/放电周期未在图2B中显示，并且当BK_U导通时，字线电压显示为0V。在这点后，单元井电压VW从VWM1提高到VWT。假定VWM1是5V且VWT是20V，那么这两个电压差是15V。驱动晶体管在此时间段期间是断开的。因此，浮动字线从在时间t1末端的约0V连接到约15V。驱动晶体管上的电场应力减到5MV/cm(15V/300)，这是可接受的，因为驱动晶体管的V_GS降到约15V而不是20V。VWM1被选择提供一可接受的电场值，并且因此依赖于(例如)峰目标单元井电压VWT和驱动晶体管的栅电介质层氧化物的厚度。

在此期间，即当VW在VWT时，非选定块的快闪存储器单元从单元井(20V)到控制栅(15V)仅偏压大约5V。在此偏压下，擦除扰动可忽略。单元井电压VW维持在VWT直至擦除结束，然后下降至VSS。

当VWT减小时，BK_U在一时期内保持较低以提供足够的擦除时间。然而，如果VW直接下降至VSS而不导通BK_U，那么浮动字线可耦合到一负电压。特别因为在字线侧的驱动晶体管的PN接合面将导通，所以这将保持字线约在-0.5V，而不是VW通过VWM1以后一路降落到-VWM1。负电压(例如-0.5V)的可能性至少引起锁住相关的关注，即金属氧化物半导体场效应晶体管(MOSFET)的PN接合面的不希望的导通。因此，在一个实施例中，当VW达到中间电压VWM2时(例如5V)，即VWM2达到或高于VWM1时，BK_U又导通。使BK_U变高又导通非选定块的驱动晶体管，这反过来驱动字线到0V，即通用字线电压。当VW达到VWM2时，在字线WL0-WL15的耦合电压近似是(VWT-VWM1)-(VWT-VWM2)，即VWM2-VWM1，这被设计在0V或最好高于0V。如果VWM1是5V，那么VWM2可以是5V或更高，因此避免了任何锁住的关注。在示例性的实施例中，VWM2高于VWM1。例如，在实施例中VWM2可以约在5V到8V之间以保证非选定字线有大于0V的电压。

图3是上述示例性实施例的擦除协议的控制信号图，图4是说明图3控制信号图的示例性实施例的执行电路10的电路图，用以产生改进的单元井电压信号VW。图3显示ERASE(擦除)控制脉冲在擦除过程期间高。如上所述，BK_U从擦除操作开始是较高直到单元井电压VW开始从第一中间电压VWM1上升到目标电压VWT。信号BK_U在单元井电压降低于第二中间电压VWM2以后也再次转高。在整个擦除过程中，通用字线信号GWL0-GWL15维持在0V。正如上文所解释的，字线WL0-WL15在BK_U断开后并当单元井电压VW维持在其目标电压VWT时耦合升到约VWT-VWM1。单元井电压VW维持在电压VWM1一个时期“t1”，这个时期足够长能使字线充分放电任何耦合的电压到0V通用字线电压。一般地讲，时间t1仅少许微秒，而擦除信号(ERASE)持续少许毫秒的时间，如2ms。然后，字线电压跟踪单元井电压的下降直至VSS到BK_U再导通为止，驱动字线到通用字线电压0V。时间“t2”(信号BK_U第二次导通的时期)也是几微秒。剩余信号的定时结合图4的电路图一起描述。

图4是用以产生图3的信号波形VW和各种计时器信号的示例性实施例的电路10的电路/系统图。电路10包括电荷泵电路12，其通过NMOS放电路径Q4/Q5和Q6/Q5耦合。通过控制信号Vop和SDC分别导通放电路径。运算放大器14产生控制信号Vop，该运算放大器有参考电压输入VR和电阻分压器输入VD。电路10包括三个电阻分压器，其分别通过晶体管Q1、Q2和Q3选择性地耦合到节点VD，这些晶体管分别回应控制信号“非TX1”、“TX1和非TX2”以及“TX2”。第一电阻分压器包括电阻R1和R2；第二电阻分压器包括R3和R4；以及第三电阻分压器包括电阻R5和R6。每一分压器分别通过NMOS晶体管Q8、Q9、Q10在单元井电压VW和接地电压(VSS)之间连接。NMOS Q7回应控制信号SDC接地节点VD。在一个实施例中，电路10也包括下文更详细描述的三个计时器电路18、20和22。

在一示例性的实施例中，电阻R1至R6有以下的比例：

R2/(R1+R2)×VWM1＝VD＝VR

R4/(R3+R4)×VWT＝VD＝VR

R6/(R5+R6)×VWM2＝VD＝VR

电阻可被设计在约百万欧姆以控制通过这些电阻的电流在约10μA。

在一个示例性实施例中，假定VWM1是5V，VWT是20V，VWM2是5V且VR是1.2V。如果每一个分压器的底电阻R2、R4、R6设置在200KΩ，那么电阻R1、R3和R5分别是0.633MΩ、3.13MΩ和0.633MΩ。

正如下文更详细所描述的，当分压器被耦合到节点VD时，电荷泵电路12接通并且放电路径Q4/Q5在使用中，分压器、电荷泵和运算放大器起稳压电源的作用，根据需要，例如维持电压VW在电压电平VWM1或VWT。

泵电路12是所属领域的技术人员所熟悉的。在一个实施例中，泵电路12包括一个两相位或者四相位的泵电路。

当擦除时期开始时，图4中的信号ERASE(对应于图3中信号ERASE)较高。有三个计时器18、20和22计时间t1、ters和t2。在一个实施例中，计算器包括波纹计时器，虽然其它种类的计时器很容易替代。时钟脉冲信号CLK是具有固定周期的系统时钟。当发送至计时器的输入信号在较高状态时，计时器将启动以计其指派的时间。这些计时器的输出信号(TX1、TX2和TX3)在较低状态起始。当擦除操作开始时，ERASE活动并且通过ERASE和非TX2启动VW泵电路。从图3可见，信号非TX1在信号BK_U第一导通期间是接通的。在此时间期间，图4的泵电路12起作用。泵电路12提供擦除脉冲电压VW。VW逐渐升到VWM1，晶体管Q1由信号非TX1导通，从电阻分压器R1、R2到图4的比较器/运算放大器14的输入节点(图4中标识的节点VD)通过电阻分压器信号与参考电压VR比较。回应此比较，运算放大器14输出信号Vop。当VW达到VWM1时，信号Vop将变高，并触发计时器18开始计时，这在下文更详细地描述。Vop是较低，直到VW达到VWM1。当导通时，充电泵12继续升高电压VW直到一个放电路径被激发，即通过高Vop或下文描述的高信号SDC来激发。

由于串联NMOS晶体管Q4和Q5的VW泄漏路径将放电VW，故Vop信号将在高与低之间触发。只要VW降到低于VWM1，Vop就触发到低位以断开这个泄漏路径。如在锁存电路16中所示，第一正Vop将被锁住为VopL信号，并且计时器18开始计时。因此，VW在一时间期间“t1”被调节在VWM1，此后计时器18导通时间控制信号TX1。如上文结合图2B所解释的，时间t1经设置以等待非选定字线稳定到0V，因为每一条字线的最远端对字线驱动晶体管有RC延迟。由于ERASE较低，所以最初将信号VopL设置为较低状态。ERASE的较低状态将导通Q21晶体管并通过两个反相器INV2和INV4将VopL设于较低状态。当ERASE导通和Q21断开时，INV2和INV3将锁住这个状态。一旦Vop较高，由于Q20导通，所以电源信号VCC传到VopL，并且VopL锁在较高状态直到ERASE再次断开。

在计时器18计到时间t1后，如图3所示，开通计时器信号TX1，晶体管Q1截止，并且信号TX1和非TX2导通。信号TX1和非TX2触发单元井电压VW到其目标电压VWT的导通。有信号TX1和非TX2接通，晶体管Q2导通以从电阻分压器R3、R4传递电阻分压器信号到运算放大器14的输入节点VD。在这个时间期间，VW将被调节在VWT。Vop将在高与低之间触发以执行电压调节。导通TX1触发计时器20以开始计时，并且计到时间“ters”期满为止。在时间ters后，然后信号TX2启动，触发VW从电压电平VWT到VSS梯度下降。

当TX2活动时，擦除操作将结束或者大致结束，并且泵电路12被停用。晶体管Q2截止，从运算放大器输入节点VD断开电阻分压器R3、R4。启动信号TX2，因此NMOS Q3导通以容许检测何时单元井电压VW放电到电阻分压器R5、R6设置的电压电平VWM2。在VW达到VWM2前，Vop输出信号较高，当来自第三电阻分压器的VD超过VR时，那么泄漏路径Q4、Q5导通以放电VW。当VW达到VWM2时，VD降落到VR下并且Vop将切换为较低。Vop的低电平和信号TX2的高电平触发另一个计时器(计时器22)起作用，即开始计时，非选定块信号BK_U活动并且字线通过字线驱动器晶体管短路到接地。

存在RC延迟以等待字线最远端放电到接地电压，虽然为简明起见未在图中显示。因此，这个计时器22计时间“t2”解决这个RC延迟。在t2期间，信号SDC启动以通过NMOS串联晶体管Q6和Q5放电VW。通过导通晶体管Q7，拉VD信号到接地电压。因此Vop保持在低态，因为运算放大器14的节点VD的电压低于参考电压VR。

当计时器22计到时间t2时启动信号TX3。TX3的启动断开了ERASE和SDC。时间t2定时至少取决于两个因素。一个因素是放电单元井电荷所需的时间，VW×Cw，其中Cw是单元井电容。最好选择晶体管Q5和Q6的大小以在几微秒之内放电此电荷。另一因素是放电字线的时间，字线被VW的放电耦合下来。RC延迟大约5到20μs，所以t2定时大约10-20μs。接通信号TX3用来断开ERASE信号，例如使用简单的开关电路(图中未示出)。然后擦除控制信号ERASE断开，并且ERASE的断开状态断开了信号TX1、TX2和TX3。因此，信号TX3是脉冲信号。在实施例中，信号ERASE可由状态机产生。

图4的电路很容易实现快闪存储器装置来执行此示例性实施例的擦除方法。在梯度上升到目标擦除电压期间通过调节单元井电压，保护非选择的储存块的字线驱动晶体管能免除不希望的电压应力，这对快闪存储器装置的关注与日俱增，特别对于增长的存储器密度。

虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明之精神和范围内，当可作些许之更动与改进，因此本发明之保护范围当视权利要求所界定者为准。