PCI总线协议监控卡

摘要

本发明揭示了一种PCI(Peripheral Component Interconnect，外设部件互联标准)总线协议监控卡，该PCI总线协议监控卡可插置于计算机主板之PCI插槽中，其信号引脚与该PCI插槽信号引脚一一对应且其包括若干功能模块，其可监控计算机主板PCI总线和目标设备正常交换数据的时序是否符合PCI协议的标准，其还可对目标设备于错误时序回送数据给计算机主板进行监控及测量。本发明揭示的该PCI总线协议监控卡，可以确认计算机主板是否能对PCI设备错误时序的数据传输做出相应的响应。

说明书

技朮领域

本发明有关于一种PCI总线协议监控卡。

背景技朮

目前PCI总线协议监控卡主要是监控测量计算机主板PCI总线正常发送数据到目标设备的时序和目标设备正常回送数据到计算机主板PCI总线时的时序是否符合PCI总线协议的标准，而不能对目标设备错误回送数据到计算机主板PCI总线的时序进行监控及测量。因此，目前PCI总线协议监控卡不能确定计算机主板是否能对PCI设备错误时序的数据传输做出相应的响应。

故开发出一种既能对计算机主板PCI总线和目标设备正常交换数据的时序进行监控及测量、又能对目标设备错误回送数据到计算机主板PCI总线的时序进行监控及测量的PCI总线协议监控卡对于计算机产业的诸如研发或制造等方面有着一定的重要意义。

发明内容

本发明克服了现有技术的不足，提供了一种PCI总线协议监控卡。该PCI总线协议监控卡既能对计算机主板PCI总线和目标设备正常交换数据的时序进行监控及测量还可对目标设备错误回送数据到计算机主板PCI总线的时序进行监控及测量。

为达成上述目的，该PCI总线协议监控卡可插置于计算机主板PCI插槽中，其信号引脚与该PCI插槽信号引脚一一对应，其包括若干功能模块：一PCI地址数据缓存模块、一PCI指令缓存模块、一奇偶校验指令模块、一参数配置寄存器、一从设备逻辑控制模块、一主设备逻辑控制模块、一先进先出电路(Firstin First Out，简称FIFO)缓存模块、一直接存储器存取(Direct Memory Access，简称DMA)模块、一时序检测逻辑控制模块、一液晶控制和显示模块、一内存控制模块、一内存模块、一错误时序控制模块以及一手动控制开关模块。

该从设备逻辑控制模块将计算机主板PCI总线和该PCI总线协议监控卡正常交换数据的时序通过该时序检测逻辑控制模块进行检测，并将结果由该液晶控制和显示模块显示出来。

该手动控制开关模块可手动设定一高电平和低电平的组合信号，经由该错误时序控制模块产生错误时序，并通过该参数配置寄存器使该主设备逻辑控制模块产生错误读时序到该PCI总线。此时，即可检测计算机主板PCI总线控制器能否发现该错误，并发出错误提示信息到用户应用程序界面。

由于采用上述技术方案，本发明不仅可监控计算机主板PCI总线和目标设备正常交换数据的时序是否符合PCI协议的标准，还可对目标设备异常回送数据到计算机主板PCI总线的时序进行监控及测量。

附图说明

图1是本发明的PCI总线协议监控卡之功能模块结构图。

具体实施方式

下面结合附图对本发明作进一步详细的说明。

参阅图1所示，其为本发明的PCI总线协议监控卡之功能模块结构图。该PCI总线协议监控卡100插置于计算机主板PCI总线500之插槽上，该监控卡100与该PCI总线500插槽之信号引脚一一对应。该监控卡100上包含一PCI地址数据缓存模块110、一PCI指令缓存模块120及一奇偶校验模块130，其中该PCI地址数据缓存模块110负责该监控卡100与该PCI总线500进行地址数据交换，该PCI指令缓存模块120及该奇偶校验模块130负责该监控卡100与该PCI总线500进行指令交换。

该监控卡100还包含一参数配置寄存器210、一从设备逻辑控制模块220及一主设备逻辑控制模块，上述该PCI地址数据缓存模块110、该PCI指令缓存模块120及该奇偶校验模块130同该参数配置寄存器210、该从设备逻辑控制模块220及该主设备逻辑控制模块230相互连接。

该从设备逻辑控制模块220还连接有一时序检测逻辑控制模块310，该时序检测逻辑控制模块310又连接一液晶显示和控制模块410。

该监控卡100上又设置有一先进先出电路缓存模块320，其负责与该从设备逻辑控制模块220和该主设备逻辑控制模块230进行数据交换，其还连接一内存控制模块420，该内存控制模块420连接一内存模块430。

另外，该监控卡100上设置有一手动控制开关模块450，该手动控制开关模块450连接一错误时序控制模块440，该错误时序控制模块440连接到上述该参数配置寄存器210。

当该PCI总线500对该监控卡100写资料时，即该PCI总线500发送数据给该监控卡100时，该从设备逻辑控制模块220通过该先进先出电路缓存模块320和该内存控制模块420将数据写到内存模块430。并且，该时序检测逻辑控制模块310依据该从设备逻辑控制模块220传送过来的指令字节使能信号#C/BE来判断执行的动作，并藉由该液晶控制和显示模块410将结果显示出来。

当#C/BE＝4’b0011输出显示“执行I/O写”。

当#C/BE＝4’b0010输出显示“执行I/O读”。

当#C/BE＝4’b0110且该监控卡100之信号#FRAME为低电平时，输出显示“执行32位多字节内存读”。

当#C/BE＝4’b0110且该监控卡100之信号#FRAME为高电平时，输出显示“执行32位多字节内存读”。

当#C/BE＝4’b1011输出显示“配置写”。

当#C/BE＝4’b1010输出显示“配置读”。

当#C/BE＝4’b0111且该监控卡100之信号#FRAME为低电平时，输出显示“执行32位多字节内存写”。

当#C/BE＝4’b0111且该监控卡100之信号#FRAME为低电平时，输出显示“执行32位多字节内存写”。

数据传输出现中止时，该监控卡100将通过其上的信号#FRAME、#IRDY、#DEVSEL、#STOP以及#TRDY之电平高低来判断总线中止的类型，另，该信号#FRAME、#IRDY、#DEVSEL、#STOP以及#TRDY都为低电平有效、高电平无效，判断逻辑如下：

1.在计算机系统第一个时钟，信号#FRAME无效，信号#IRDY有效，表明最后一个数据段正在进行；在第二个时钟，信号#FRAME有效，信号#IRDY有效，表明最后一个数据传送发生；在第三个时钟，信号#FRAME无效，信号#IRDY无效，表明总线回到空闲状态。此时，该监控卡100将判读出“总线主设备终止”，并通过该液晶控制和显示模块410显示出该结果。

2.在计算机系统第一个时钟信号#FRAME有效，信号#IRDY在第三个时钟开始有效，但直到第五个时钟信号#DEVSEL仍然无效，而信号#IRDY在第六个时钟变为无效，由此该监控卡100将判断出“总线主设备失败终止”，并由该液晶控制和显示模块410显示出该结果。

3.在计算机系统第一个时钟信号#FRAME有效，信号#IRDY、#TRDY、#STOP、#DEVSEL无效；在第二个时钟，信号#FRAME、#IRDY有效，信号#TRDY、#STOP、#DEVSEL无效；在第三个时钟，信号#FRAME、#IRDY、#STOP、#DEVSEL有效，信号#TRDY无效；在第四个时钟，信号#FRAME、#IRDY、#STOP、#DEVSEL有效，信号#TRDY仍无效。由此该监控卡100将判断出“目标设备终止并重试”，并由该液晶控制和显示模块410显示出该结果。

4.在计算机系统第一个时钟信号#FRAME、#DEVSEL有效，信号#IRDY、#TRDY、#STOP无效；在第二个时钟，信号#FRAME、#TRDY、#STOP、#DEVSEL有效，信号#IRDY无效；在第三个时钟，信号#FRAME无效，信号#IRDY、#TRDY、#STOP、#DEVSEL有效，在第四个时钟，信号#FRAME、#IRDY、#TRDY、#STOP、#DEVSEL无效。此时，该监控卡100将判断出“目标设备解除A模式”，并由该液晶控制和显示模块410显示出该结果。

5.在计算机系统第一个时钟信号#FRAME、#IRDY、#TRDY、#DEVSEL有效，信号#STOP无效；在第二个时钟，信号#FRAME、#IRDY、#TRDY、#DEVSEL、#STOP有效；在第三个时钟，信号#FRAME、#TRDY无效，信号#IRDY、#DEVSEL、#STOP有效；在第四个时钟，信号#FRAME、#IRDY、#TRDY、#DEVSEL、#STOP无效。此时，该监控卡100则将判断出“目标设备解除B模式”，并由该液晶控制和显示模块410显示出该结果。

当该监控卡100向该PCI总线500传送数据时，该主设备逻辑控制模块230将控制该先进先出电路缓存模块320从该内存模块430读数据到该PCI总线500，以及控制从该直接存储器存取模块330读数据到该内存模块430。

通过该手动控制开关模块450可设置一高电平和低电平的组合信号，经由该错误时序控制模块440产生错误时序，并通过该参数配置寄存器210使该主设备逻辑控制模块230产生错误读时序到该PCI总线500。

该手动控制开关模块450设置的高低电平组合信号为0001时，该错误时序控制模块440将设定#FRAME延时一个系统时钟发送。

该手动控制开关模块450设置的高低电平组合信号为0010时，该错误时序控制模块440将设定#IRDY延时四个系统时钟发送。

该手动控制开关模块450设置的高低电平组合信号为0100时，该错误时序控制模块440将设定#DEVSEL响应时间延时八个时钟。

该手动控制开关模块450设置的高低电平组合信号为1000时，该错误时序控制模块440将设定#STOP响应时间延时六个时钟。

该手动控制开关模块450设置的高低电平组合信号为1111时，默认设定，该错误时序控制模块440将不产生错误时序。

从而，该主设备逻辑控制模块230产生上述错误读时序到该PCI总线500时，即可检测计算机主板PCI总线控制器能否发现该错误，并发出错误提示信息到用户应用程序界面。