用于增强抗单事件干扰的集成电路结构

摘要

一种用于现场可编程门阵列(“FPGA”)集成电路(“IC”)器件的配置存储器单元(“CRAM”)被增强了对单事件干扰(“SEU”)的抵抗。与栅极结构其余部分的额定尺寸相比，CRAM输入节点的栅极结构的一部分在尺寸上增大了。部分扩大的栅极结构电容式地邻近IC的N阱区域，而另一部分电容式地邻近IC的P阱区域。不管输入节点的逻辑电位或电平，这种布置都增加了输入节点的电容以抵抗SEU。本发明也适用于希望增强对SEU的抵抗的任一类型存储器单元的任一节点。

说明书

技术背景

【0001】本发明涉及集成电路(“IC”)器件，更具体地涉及IC结构，该结构增强了集成电路对由于诸如α粒子和大气中子的原因引起的某些类型的存储器错误的抵抗性。

背景技术

【0002】比如α粒子或大气中子穿过IC材料的事件可以导致该事件附近的材料的离子化。由于离子化产生的(多个)电荷可以流到该IC的电路中，并导致该电路中的错误。例如，存储器单元可以依靠保持在某一电位(电压)的该存储器单元的一个节点，以使该存储器单元可以保存一个存储的数据值。诸如上述事件所致足够大量的电荷足够迅速地流到这个节点，这可能导致该节点偏离所要求的电位，并引起该存储器单元“翻转(flip)”，而输出一个错误的数据值。这种事件可以被称为单事件干扰(“SEU”)，它也可以被认为是软错误干扰、软出错率(“SER”)或者类似的名称。SEU可以造成受到影响的IC发生故障。这就会导致含有受到影响IC的系统发生故障。随着IC特征尺寸的减小(当然，这是IC制造中更重要的趋势之一)，IC趋向于更易受SEU的影响。

发明内容

【0003】根据本发明，通过增加其电容，可能易受SEU影响的集成电路节点增强了对这种事件的抵抗性。而且，这个电容优选包括两部分，一个部分包括具有第一电容器端子，该端子连接到一个相对高电位或正电位(如，VCC)的源极上；第二部分包括具有第二电容器端子，该端子连接到一个相对低电位或负电位(如，VSS)的源极上。该防止受SEU影响的IC电路节点是第三电容器端子，该端子可电容式地耦合到第一端子或第二端子。这样布置的结果是，无论该IC电路节点是想处在哪一个电位(或逻辑)态，通过电容式耦合到具有相反电位的第一或第二端子，都可以显著增加该节点的电容。该IC节点增加的电容使得这个节点更有力地抵抗SEU。

【0004】从附图和下面的详细描述，本发明的进一步特征、其本质以及各种优点将会更加明显。

附图说明

【0005】图1是一个传统的静态随机存取存储器(“SRAM”)单元的简化示意图。

【0006】图2是一个配置随机存取存储器(“CRAM”)单元的阐释性实施例的简化示意图，该存储器单元是根据本发明构造的。

【0007】图3是根据本发明的图2电路的阐释性集成电路(“IC”)实现的一些特定层的简化平面图。

【0008】图4是一个沿着图3的直线4-4截取的简化剖面图。

【0009】图5重复了图3显示的一些元件，这些元件具有以简化形式显示的一些额外连接。

具体实施方式

【0010】图1显示了一个类型的传统静态随机存取存储器(“SRAM”)单元10，其可被用于例如现场可编程门阵列(“FPGA”)的集成电路上。例如在FPGA上，可以利用这种类型单元提供随机存取存储器的区段或块(所谓的“用户RAM”)。在单元10中，PMOS晶体管20a是与NMOS晶体管30a串联连接于一个相对高电位VCC(或逻辑1)的源极和一个相对低电位VSS(或逻辑0、或地)的源极之间。类似的，PMOS晶体管20b与NMOS晶体管30b串联连接于VCC和VSS之间。节点22a是晶体管20a和30a之间的连接与晶体管20b和30b的栅极间的连接；节点22b是晶体管20b和30b之间的连接与晶体管20a和30a的栅极间的连接。通过NMOS晶体管40a，节点22a是可选择地可连接到位线(bit line)50a；通过NMOS晶体管40b，节点22b是可选择地可连接到位线50b。

【0011】当希望把数据写入到单元10时，将该数据以互补的形式施加到位线50a和位线50b上，且通过施加于其栅极上的一个字线信号使能晶体管40a和晶体管40b。这就将要写入的数据写入到单元10上(不管该单元之前的状态)。例如，当晶体管40a和40b被使能或启动时，如果位线50a是高(逻辑1)而位线50b是低(逻辑0)，那么节点22a就被拉高以及节点22b被拉低。当晶体管40a和40b随后被断开或停止时，存储器单元10就继续维持节点22a和22b的状态。通过再次使能晶体管40a和40b，可以随后读取该存储器单元，这时没有其他明显的驱动施加于位线50a和50b。这样就允许存储器单元驱动位线到节点22a和22b的互补电位。因此，通过感测位线50a和50b的逻辑电平，就可以读取该存储器单元的内容。

【0012】当缺乏如上所述的来自位线50a和50b的外部数据写驱动时，虽然SRAM单元10在两个状态(也就是：节点22a高和节点22b低，或者节点22a低和节点22b高)的任何一个上都是稳定的，但是SEU可以错误地改变这种单元的状态，且这种错误的风险趋于随着该单元组件被制作得更小而增加。这是因为单元组件变得更小时，该电路用以抵抗SEU的固有电容更少。

【0013】FPGA中的许多存储器单元都用于控制FPGA的可编程互连(或“布线或路由选择”)电路。实际上，在许多FPGA结构中，与其他种类的存储器单元相比，有多得多的这种类型的“配置RAM”或“CRAM”单元。图2显示了这种类型的典型CRAM单元100。从电路示意图中可见，该CRAM单元的核心是类似于图1中RAM单元10的核心。在图2中，这些“核心”元件是120a、130a、120b、130b、122a和122b(分别对应图1中的元件20a、30a、20b、30b、22a和22b)。因此，CRAM单元100的核心与图1中SRAM单元10的核心以同样的方式运行工作，从而不需再描述这些操作。在FPGA的可编程布线资源中，CRAM单元100一般控制着几个传输栅晶体管(如160a、160b和160c)。具体来说，节点122b是CRAM单元的输出节点，该节点连接到传输晶体管160的栅极上。虽然在图2中显示了CRAM单元100控制3个传输栅极160，但是在FPGA的不同位置或者在不同的FPGA结构中，该数量可以是不同的。

【0014】通过使能NMOS晶体管140a(利用一个施加于该晶体管的栅极的栅极使能地址信号)，CRAM单元100被编程(或被重新编程)。这样使得信号中的数据可以施加到该单元的节点122a上，从而，在数值上就将该单元编程(或重新编程)为该数据。通过在NMOS晶体管140b的栅极上施加一个清除信号，该单元就可以被清除(以随后输出逻辑0)。这将节点122b和VSS连接，使得该单元之后输出逻辑0至少在来自如上所述的引线中数据的不同数据被存入该单元中之前。

【0015】如同100的CRAM单元一般是相对稀少地被编程/重新编程/清除。例如，每次打开(加电)FPGA，就可以清除然后编程这些单元，这些单元是FPGA的组成部分；以及在特定的器件清除/复位/重新启动条件下，也可以清除然后编程/重新编程这些单元。再者，然而这些编程/重新编程/清除事件趋于相对很少发生，且与器件的正常工作模式的运行相比，速度不太重要。换言之，如CRAM100这样的存储器单元的清除、编程和/或重新编程的响应时间比器件上的其他电路和用户RAM的响应时间(正常工作期间)更长通常是可接受的。不过，因为在FPGA上典型具有这么多的如同100的CRAM，所以就存在减小这些单元的尺寸的持续压力(正如存在减小其他所有组件尺寸的压力，这些组件对器件的整体大小起显著作用)。

【0016】由于输出节点122b典型连接到如图2所示的几个传输晶体管160的栅极上，所以与例如被称为(在这个例子中)输入节点122a的固有电容相比，该节点的固有电容趋向于相对较高。因此，即使对于增加了SEU风险的微小CRAM单元来说，与输入节点122a相比，输出节点122b趋于具有固有更大的SEU抵抗性。本发明其中一个目的是提高如同100的CRAM单元中输入节点122a的电容，以增强该节点的SEU抵抗性，且在不明显增加该CRAM单元的尺寸下完成这个目标。

【0017】根据本发明，图3显示了在一个集成电路上的CRAM单元100的阐释性布局。在图3中，元件210a-n是触点。触点210被连接到图3所示层之上的一层或者更多层中的金属导线上(例如，见图5示意性显示了这些导线连接)。元件220a-d是电学导电的聚乙烯栅极材料。虚线230显示了一个N阱的边界(在器件的P型衬底260中(图4))，虚线240显示了P型材料区域的边界(在N阱区230中)，链式虚线250a-d显示了N型材料区域的边界(在上述P型衬底中)。适当提供浅沟槽隔离(“STI”)(也就是沟槽中的氧化物)，以使各种功能部件彼此隔离(例如，见图4，其显示了代表性的STI区域270a和270b)。图3显示部分的上部包括CRAM单元100的核心的PMOS部分120a和120b，图3的下部包括该CRAM单元核心的NMOS部分130a和130b。

【0018】下面表格使图3显示的各种功能部件和部分图2示意电路相互关联。

图3                         图2

触点210a                    120a的源极

触点210b                    120a的漏极

触点210c                    120a和120b的源极

触点210d                    120b的漏极

触点210e                    120b的源极

触点210f                    140a的漏极

触点210g                    140a的源极和130a的漏极

触点210h                    130a的源极和130b的源极

触点210i                    130b和140b的漏极

触点210j                    140b的源极

(通过金属连接(图5)

到触点210h)

触点210k                    输出节点122b

(通过金属连接(图5)

到触点210d和210i)

触点210l                    地址输入端子

触点210m                    清除输入端子

触点210n                    输入节点122a

(通过金属连接(图5)

到触点210b和210g)

栅极220a                    140a的栅极

栅极220b                    120a和130a的栅极

栅极220c                    120b和130b的栅极

栅极220d               140b的栅极

【0019】为了增加节点122a的电容(图2；在图3中该节点实施为触点210k(如上所注，该触点连接到触点210d和210i)和栅极220b)，根据本发明，栅极220b的结构被改进，如现在所要描述的。邻近并跨越N阱230和P阱260间的边界232(图4)，栅极220b被加宽，以至于与其另外横穿过该边界相比，其沿着边界232延伸了多得多。在图3中，栅极220b的正常或额定宽度是w。(注意在该阐释性的实施例中，w也是其他栅极结构220a、220c和220d的额定宽度。)在边界232附近的栅极220b的宽许多的宽度是W，栅极220b的加宽部分的长度(基本与W垂直)是L。

【0020】通过插入N型材料层250d和利用STI 270a和207b，图4中所显示的栅极220b的一部分与下面的N阱230和P阱260电隔离。N阱230电连接到VCC(或VDD，这可以是比VCC甚至更高的电位)，P阱260连接到地或VSS，从而，图4显示的结构具有如下的电容器特性。栅极220b是电容器的一个端子；N阱230是电容器的另一个端子，当栅极220b处在或接近逻辑0(和N阱230的VCC或VDD电位相反)时，该电容器的这个另外端子就变得对电容是重要的。替代地，该电容器另一端子是P阱260，当栅极220b处在或接近逻辑1(和P阱260的VSS或接地电位相反)时，该另一端子就变得对电容是重要的。电容器的电介质是材料250d、270a和270b，位于一边是栅极220b和另外一边是N阱230和P阱260之间。

【0021】如上所述扩大栅极220b显著了增加了输入节点122a的电容，这是因为栅极220b的这个增大增加了该栅极与N阱230或P阱260之间的电容耦合，而这取决于栅极的电位。例如，如果栅极220b是处在或接近逻辑0，由于栅极220b增大超过N阱230，所以到N阱230(处在VCC或VDD)的电容耦合也就增加了。如果发生由于SEU引起正电荷脉冲到栅极220b，这就有助于阻止栅极220b的状态变化到逻辑1。类似的，如果栅极220b是处在或接近逻辑1，由于栅极220b增大超过P阱260，所以到P阱260(处在VSS或地)的电容耦合就增加了。如果发生由于SEU引起负电荷脉冲到栅极220b，这就有助于阻止栅极220b的状态变化到逻辑0。因此，节点122a被赋予更强的SEU抵抗性。(如在该说明书中前面所述，由于其连接到几个布线传输栅160的栅极上，节点122b已具有更强的SEU抵抗性。)

【0022】如上所述，增加CRAM 100的电容不是一个性能问题，因为(如前面所提)CRAM的运行速度不象器件正常工作期间所用的其他存储器单元的运行速度一样重要。如上所述，增加CRAM的电容也不会增大CRAM在包括其在内的IC上的占用面积。在CRAM 100中，栅极220b在一位置被增大，在该位置处CRAM可以接受这个增大而CRAM本身并没有变大。例如，附加本发明后与附加本发明前相比，触点210a-210j在垂直和水平方向上的间距可能是相同的或基本相同的。

【0023】虽然W和L(图3)具有很宽的数值范围，但W优选是至少约2w，更优选的是至少约3w；L优选是至少约w，更优选的是至少约2w。

【0024】如果希望，可以一起运用其他增强抗SEU的策略和上面所述的方法。其中一个策略就是利用折叠栅极。在图3中显示了折叠栅极的例子，其中栅极结构220b是围绕触点210b折叠的，而栅极结构220c是围绕触点210d折叠的。与标准的栅极相比，象这样的折叠栅极导致减少了收集面积。例如，一个折叠的栅极可以将收集面积减少大约40％，这就相应降低了影响栅极的SEU概率。

【0025】应当这么理解，前面所述的只是本发明原理的阐释性说明，以及本领域的技术人员可以在不脱离本发明的精神和范围的情况下做各种改进。例如，图3中显示的触点210和栅极220的布置只是这些组件可能布置的一个例子。对于本领域的技术人员而言，想到其他的布置是常规的变化。类似的，对于那些本领域的技术人员而言，想到栅极220b的加大部分(L×W)的其他布局和/或布置也是常规的变化。本发明也适用于SOI(硅绝缘物)器件中。同样地，虽然本发明主要描述了其应用于CRAM单元，但是应当理解该发明适用于希望增强SEU抵抗性的任一类型存储器单元的任一节点。