移动估计电路与移动估计处理单元

摘要

一种移动估计电路与移动估计处理单元。移动估计电路中的闩锁模块具有n个由m级(stage)闩锁器所组成的位移缓存器，其中n为大于1的整数，并且m为大于0的整数。每一个位移缓存器依照时序接收并逐级传递目前方块的数据。处理模块具有多个处理单元并分为m+1组，第i组的处理单元接收左搜寻窗与右搜寻窗的数据并连接第i级闩锁器的输出端与输入端，其中i为大于0且小于等于m的整数。每一个处理单元比较搜寻窗中对应的候选方块与目前方块的相似性，并且各自输出处理结果。比较单元接收并比较各处理结果以输出第一比较结果。

说明书

技术领域

本发明涉及一种移动估计电路，且特别涉及结合心脏式阵列结构的高数据重复使用率的优点与加法树结构可于一个时钟脉冲周期内同时对多点数据作对比处理的优点，以进行高效能的移动估计运算的一种移动估计电路与移动估计处理单元。

背景技术

以往的移动估计(motion estimation)电路结构主要可以分为加法树(adder-tree base)与心脏式阵列(systolic array)两种结构。以加法树为基础的结构多用于实现三步搜寻算法、四步搜寻算法、钻石搜寻算法或是其它不具有全区域搜寻定的算法。其硬件结构的特征是利用多个处理单元(processing element，PE)能对单一的候选移动向量所需要的数据做平行处理，无法在同一时间内对多个候选移动向量作处理，且其数据的重复使用率(efficiency of data reusing)非常的低。

而以心脏式阵列则多利用于全区域搜寻或阶层式搜寻等相关的算法。其结构的主要特征是在同一时间内对多个候选移动向量做处理，并且利用其管线(pipeline)的特性提高数据的重复使用率，降低数据总线上所需的频宽要求。但是，传统心脏式阵列中的处理单元于一个时钟脉冲周期内只能对两个像素作比较，无法像加法树结构同时对16点或是32点数据作对比处理。

发明内容

本发明的目的是提供一种移动估计(motion estimation)电路，结合心脏式阵列结构的高数据重复使用率的优点与加法树结构可于一个时钟脉冲周期内同时对多点数据作对比处理的优点，以进行高效能的移动估计运算。

本发明的再一目的是提供一种移动估计处理单元(processing element)，以加法树结构利用多个运算电路能对需要的数据做平行处理。

本发明提出一种移动估计电路，用以于搜寻窗中寻找是否有与目前方块最相似的方块，其中该搜寻窗由左搜寻窗与右搜寻窗所组成。该移动估计电路包括闩锁模块、处理模块以及比较单元。闩锁模块具有n个位移缓存器，每一个位移缓存器具有m级(stage)闩锁器。每一个位移缓存器依照时序接收并逐级传递目前方块的数据。其中，n为大于1的整数，并且m为大于0的整数。处理模块具有多个处理单元，每一个处理单元接收左搜寻窗与右搜寻窗的数据。其中，处理单元分为m+1组以分别连接位移缓存器中对应的各级闩锁器。其中，第i组的处理单元除连接位移缓存器中第i级闩锁器的输出端外，还连接位移缓存器中第i级闩锁器的输入端。其中，i为大于0且小于等于m的整数。每一个处理单元用以比较搜寻窗中对应的候选方块与目前方块的相似性，并且各自输出处理结果。比较单元连接至处理模块，用以接收并比较各处理结果以输出第一比较结果。

依照本发明的较佳实施例所述移动估计电路，上述处理模块接收左搜寻窗、右搜寻窗以及目前方块的数据，以进行搜寻窗中对应的候选方块与目前方块的绝对差和(sum of absolute difference)运算。

依照本发明的较佳实施例所述移动估计电路，上述比较单元用以依时序接收并比较上述这些处理单元所输出的处理结果，其中上述这些处理结果各自表示该目前方块与对应候选方块的相似性。比较单元将从上述这些处理结果中选择输出相似性最高者。

依照本发明的较佳实施例所述移动估计电路，上述比较单元包括第一选择器、第一比较器、第二选择器以及闩锁比较器。每一个第一选择器用以接收并选择每一组处理单元中对应的处理单元所输出的处理结果，并且输出被选择的处理结果。第一比较器连接至各第一选择器，用以接收并比较各第一选择器所选择输出的处理结果，以输出第二比较结果。第二选择器连接至第一比较器，用以接收并选择第0组的处理单元所输出的处理结果以及第二比较结果，以输出选择结果。闩锁比较器连接至第二选择器，用以接收选择结果并与暂存于闩锁比较器中先前的第一比较结果进行比较，以输出目前的第一比较结果。

本发明另提出一种移动估计处理单元，用以计算搜寻窗中候选方块与目前方块的相似性以及输出处理结果，其中该搜寻窗由左搜寻窗与右搜寻窗所组成。移动估计处理单元包括n个选择器、n个运算电路以及累加电路，其中n为大于1的整数。每一个选择器各自接收并选择左搜寻窗以及右搜寻窗的数据，并且各自输出选择数据。每一个运算电路各自连接至对应的选择器，用以接收对应的选择数据以及目前方块的数据以进行绝对差(absolute difference)运算，并且各自输出运算结果。累加电路连接至各运算电路，用以接收并累加各运算结果，以输出处理结果。

依照本发明的较佳实施例所述移动估计处理单元，上述运算电路包括减法器、第一多路复用器以及绝对值电路。减法器接收选择数据以及目前方块的数据并进行减法运算，以输出减法结果。第一多路复用器连接至减法器，用以选择数据“0”以及减法结果两者之一，以输出选择结果。绝对值电路连接至第一多路复用器，用以接收选择结果并进行绝对值运算，以输出运算结果。

依照本发明的较佳实施例所述移动估计处理单元，上述累加电路包括第一加法器以及累加闩锁电路。第一加法器接收各运算结果并进行加法运算，以输出第一运算加总值。累加闩锁电路连接至第一加法器，用以接收第一运算加总值并与暂存于累加闩锁电路中先前的处理结果进行加法运算，以输出目前的处理结果。

依照本发明的较佳实施例所述移动估计处理单元，上述累加闩锁电路包括第二多路复用器、第二加法器以及正反器。第二多路复用器接收并选择数据“0”以及处理结果两者之一，以输出选择结果。第二加法器接收选择结果以及第一运算加总值并进行加法运算，以输出第二运算加总值。正反器连接至第二加法器，用以接收并暂存第二运算加总值，以输出处理结果。

本发明因结合心脏式阵列结构的高数据重复使用率的优点与加法树结构可于一个时钟脉冲周期内同时对多点数据作对比处理的优点，因此可以减少以往心脏式阵列运算所需时间，还因为提高数据的重复使用率而降低对数据传输频宽的需求，以进行高效能的移动估计运算。

为让本发明之上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1是依照本实施例所示的一种移动估计(motion estimation)电路。

图2是依照本发明较佳实施例所示的一种移动估计处理单元电路方框图。

图3是依照本发明较佳实施例所示图1中比较单元的电路方框图。

图4是依照本发明较佳实施例所示16×16目前方块与32×32搜寻窗。

图5A与5B是依照本发明另一较佳实施例所示的一种移动估计电路。

图6是将图4的搜寻窗与目前方块的数据输入图5A与5B中移动估计电路的时序图。

图7是依照本发明另一较佳实施例所示的一种移动估计处理单元电路方框图。

图8是依照本发明另一较佳实施例所示图5A与5B中比较单元的电路方框图。

主要元件标记说明

100、500：移动估计电路

110：闩锁模块

120：处理模块

130、530：比较单元

131、342、501、821：比较结果

210-1～210-n：选择器

220-1～220-n、720-1～720-4：运算电路

221：减法器

222、233：多路复用器

223：绝对值电路

230、730：累加电路

231、234、731：加法器

232、732：累加闩锁电路

235、343：正反器

310-1～310-n、330、710-1～710-4、810-1～810-4、830：选择器

320、341、820、822～824：比较器

331、831：选择结果

340、840：闩锁比较器

C1～Cn、CU1～CUn、L1～Ln、R1～Rn、SL1～SLn、SR1～SRn：输入端

CU：目前方块及其数据

FF11～FFnm：闩锁器

PE01～PEmn、700：移动估计处理单元

PS0～PSm：各组处理单元

SAD、SAD01～SADmn：各处理单元的处理结果

SL：左搜寻窗及其数据

SR：右搜寻窗及其数据

SW：搜寻窗及其数据

T1～T66：时序

具体实施方式

图1是依照本实施例所示的一种移动估计(motion estimation)电路。请参照图1，移动估计电路100用以于搜寻窗(search window)(例如图4中搜寻窗SW)中寻找是否有与目前方块(例如图4中目前方块CU)最相似的方块。其中，搜寻窗由左搜寻窗(例如图4中左搜寻窗SL)与右搜寻窗(例如图4中右搜寻窗SR)所组成。

于移动估计电路100中，闩锁模块110具有n个位移缓存器(n为大于1的整数)，每一个位移缓存器具有m级闩锁器(m为大于0的整数)。例如，由闩锁器FF11～FF1m、FF21～FF2m至FFn1～FFnm分别构成m级的位移缓存器。每一个位移缓存器依照时序各自接收并逐级传递目前方块数据CU。其中，各闩锁器例如为D型正反器。

处理模块120连接于闩锁模块110与比较单元130之间，用以接收左搜寻窗数据SL、右搜寻窗数据SR以及目前方块数据CU以便将于搜寻窗中多个候选方块与目前方块进行相似性运算。在此，前述相似性运算例如为绝对差和(sum of absolute difference)运算。处理模块120具有多个处理单元PE01～PEmn，每一个处理单元同时接收左搜寻窗数据SL与右搜寻窗数据SR。各处理单元分为m+1组，如图1中第0组PS0、第1组PS1至第m组PSm。除第0组PS0直接接收目前方块数据CU外，其余各组分别连接各位移缓存器中对应的各级闩锁器的输出端与输入端。例如，第1组PS1的处理单元PE11～PE1n除连接各位移缓存器中对应的第1级闩锁器(即FF11、FF21、...、FFn1)输出端外，还对应地连接各位移缓存器中第1级闩锁器的输入端。

亦即，在第1组中(在此虽以第1组代表之，但其它组可依此类推)，第1个处理单元PE11连接第1级闩锁器中第1个闩锁器FF11～第n-1个闩锁器(图中未表示)的输入端以及第n个闩锁器FFn1的输出端；第2个处理单元(图中未表示)连接第1级闩锁器中第1个闩锁器FF11～第n-2个闩锁器(图中未表示)的输入端以及第n-1个闩锁器(图中未表示)～第n个闩锁器FFn1的输出端，以此类推。因此，第n-1个处理单元PE1n-1连接第1级闩锁器中第1个闩锁器FF11的输入端以及第2个闩锁器FF21～第n个闩锁器FFn1的输出端；最后，第n个处理单元PE1n连接第1级闩锁器中第1个闩锁器FF11～第n个闩锁器FFn1的输出端。

每一个处理单元依据时序接收对应的目前方块数据CU以及左搜寻窗数据SL与右搜寻窗数据SR，然后比较搜寻窗中对应的候选方块与目前方块的相似性并各自输出处理结果SAD01～SADmn。比较单元130接收并比较处理模块120输出的各处理结果SAD01～SADmn，然后输出比较结果131。亦即，比较单元130依时序接收并比较处理单元PE01～PEmn所输出的处理结果SAD01～SADmn，其中处理结果SAD01～SADmn各自表示该目前方块与对应候选方块的相似性。比较单元130从处理结果SAD01～SADmn中选择输出相似性最高者。

于本实施例中，上述处理单元PE01～PEmn中任何一个处理单元可参照图2实施之，在此仅以处理单元PE01代表说明之。图2是依照本发明较佳实施例所示的一种移动估计处理单元电路方框图。请参照图2，处理单元PE01包括选择器210-1～210-n、运算电路220-1～220-n以及累加电路230。选择器210-1～210-n各自接收并选择左搜寻窗SL的数据(由输入端L1～Ln输入)以及右搜寻窗SR的数据(由输入端R1～Rn输入)，并且各自输出选择数据。

运算电路220-1～220-n各自接收对应的选择器所输出的选择数据以及目前方块CU的数据(由输入端C1～Cn输入)以进行绝对差(absolutedifference)运算，并各自输出运算结果。累加电路230接收并累加运算电路220-1～220-n所输出的各运算结果，以输出处理结果SAD01。

于本实施例中，上述运算电路(以运算电路220-1代表说明之)包括减法器221、多路复用器222以及绝对值电路223。减法器221接收选择器210-1所输出的选择数据以及由输入端C1输入的目前方块数据并进行减法运算，以输出减法结果。多路复用器222选择数据“0”以及减法器221所输出的减法结果两者之一，以输出选择结果。绝对值电路223接收多路复用器222所输出的选择结果并进行绝对值运算，以输出运算结果。

上述累加电路230例如包括加法器231以及累加闩锁电路232。加法器231接收运算电路220-1～220-n所输出的各运算结果并进行加法运算，以输出第一运算加总值。累加闩锁电路232接收加法器231所输出的第一运算加总值并与暂存于累加闩锁电路232中先前的处理结果并进行加法运算，以输出目前的处理结果SAD01。

在此，累加闩锁电路232例如包括多路复用器233、加法器234以及正反器235。多路复用器233接收并选择数据“0”以及处理结果SAD01两者之一，以输出选择结果。加法器234接收多路复用器233所输出的选择结果以及加法器231所输出的第一运算加总值并进行加法运算，以输出第二运算加总值。正反器235接收并依时序暂存加法器234所输出的第二运算加总值，以输出处理结果SAD01。其中，当处理单元PE01完成一次候选方块与目前方块的比较并输出处理结果SAD01后，在进行下一个候选方块与目前方块的比较运算之初，通过使多路复用器233选择数据“0”而使得正反器235不需重置其内部存储状态而直接暂存加法器234所输出的第1笔加总值。

于本实施例中，图1的比较单元130可以参照图3实施之。图3是依照本发明较佳实施例所示图1中比较单元130的电路方框图。请参照图3，比较单元130包括第一选择器310-1～310-n、第一比较器320、第二选择器330以及闩锁比较器340。第一选择器310-1～310-n中每一个第一选择器接收并选择每一组处理单元(第0组PS0除外)中对应的处理单元所输出的处理结果，并输出被选择的处理结果。例如，第一选择器310-1即连接至各处理单元组PS1～PSm中第1个处理单元(即图1中处理单元PE11、...、PEml)，并且接收处理结果SAD11、...、SADml。同样的，第一选择器310-n即连接至各处理单元组PS1～PSm中第n个处理单元(即图1中处理单元PE1n、...、PEmn)，并且接收处理结果SAD1n、...、SADmn。

第一比较器320接收并比较第一选择器310-1～310-n所选择输出的处理结果，以输出比较结果321。例如，第一比较器320比较并输出第一选择器310-1～310-n所选择输出各处理结果中的最小值。第二选择器330接收并选择第0组(图1中的PS0)的处理单元PE01所输出的处理结果SAD01以及比较结果321，以输出选择结果331。

闩锁比较器340接收选择结果331并与暂存于闩锁比较器340中先前的比较结果131进行比较(例如比较何者最小)，以输出目前的比较结果131。在此，闩锁比较器340例如包括第二比较器341以及正反器343。第二比较器341接收并比较比较结果131以及选择结果331，以输出比较结果342。正反器接收并依时序暂存比较结果342，以输出比较结果131。

为能更加清楚说明本发明，以下将以图4的16×16目前方块CU与32×32搜寻窗SW为例而进一步说明本发明。在此，搜寻窗SW由左搜寻窗SL与右搜寻窗SR所组成，并且SL与SR例如均为16×32方块。图4中每一方格均代表所属方块的单元数据(若应用于图像处理，则每一方格代表图像数据)。而方格中的数字(以16进制表示)则代表该方格于其所属方块中的相对位置坐标。

本实施例将前述实施例中的n值与m值均假设为4的特例，所属技术领域的技术人员可以参照本实施例与前述实施例之说明而依其需要类推设定此n值与m值。

以下将依照本发明另举一种移动估计电路的具体实施例，其中由于该实施例的构件众多，因此该实施例将被分割于图5A与5B中说明。亦即，图5A与5B的组合才是下述具体实施例的完整电路图。图6是将图4的搜寻窗与目前方块的数据输入图5A与5B中移动估计电路500的时序图。请同时参照图4、图5A、5B与图6，处理单元PE01～PE44分别针对目前方块与对应的候选方块进行相似性运算。例如，于第一次扫描目前方块CU时，处理单元PE01针对16×16目前方块CU与左搜寻窗SL中(0，0)至(f，f)所构成的16×16候选方块进行相似性运算；处理单元PE11针对16×16目前方块CU与左搜寻窗SL中(0，1)至(f，f)与右搜寻窗SR中(0，0)至(f，0)所构成的16×16候选方块进行相似性运算。以此类推，处理单元PE44则针对16×16目前方块CU与右搜寻窗SR中(0，0)至(f，f)所构成的16×16候选方块进行相似性运算。

本实施例中，左搜寻窗SL、右搜寻窗SR与目前方块CU以每次4个相邻单元数据的方式分别由输入端SL1～SL4、SR1～SP4与CU1～CU4逐次平行输入至移动估计电路500。例如，于时序T1，左搜寻窗SL中位置为(0，0)、(0，1)、(0，2)与(0，3)的单元数据分别由输入端SL1～SL4而被平行输入至移动估计电路500。此时，目前方块CU中位置为(0，0)、(0，1)、(0，2)与(0，3)的单元数据则分别由输入端CU1～CU4而被平行输入至移动估计电路500。于时序T2，左搜寻窗SL与目前方块CU中位置为(0，4)、(0，5)、(0，6)与(0，7)的单元数据分别由输入端SL1～SL4与输入端CU1～CU4而被平行输入至移动估计电路500，然后以此类推。

当左搜寻窗SL的第1列数据传送完毕后，在传送左搜寻窗SL的第2列数据的同时亦开始传送右搜寻窗SR。例如，于时序T5，左搜寻窗SL与目前方块CU中位置为(1，0)、(1，1)、(1，2)与(1，3)的单元数据分别由输入端SL1～SL4与输入端CU1～CU4而被平行输入至移动估计电路500，同时开始将右搜寻窗SR中位置为(0，0)、(0，1)、(0，2)与(0，3)的单元数据由输入端SR1～SR4而被平行输入至移动估计电路500，然后以此类推。

于移动估计电路500中，闩锁模块具有4组位移缓存器，这些位移缓存器分别由闩锁器FF11～FF14、FF21～FF24、FF31～FF34至FF41～FF44所构成。每一个位移缓存器依照时序各自接收并逐级传递输入端CU1～CU4的数据。其中，各闩锁器例如为D型正反器。

处理模块具有多个处理单元PE01～PE44，每一个处理单元同时接收左搜寻窗数据SL与右搜寻窗数据SR，用以进行相似性运算，例如绝对差和(sum of absolute difference)运算。在此需特别说明，图5A与5B中虽仅于处理单元PE01的方块中标示出其输入端名称而于其它处理单元PE11～PE44的方块均未标出，但在本实施例中各处理单元PE01～PE44的方块表示为相似电路。换句话说，各处理单元PE01～PE44的方块上相对应的输出入端的名称与定义均相同。关于各处理单元PE01～PE44的内部电路，将在稍后以处理单元PE01为代表并参照图7而详细述之。

各处理单元分为5组，第0组为处理单元PE01、第1组为处理单元PE11～PE14、第2组为处理单元PE21～PE24、第3组为处理单元PE31～PE34以及第4组为处理单元PE41～PE44。除第0组的处理单元PE01直接连接输入端CU1～CU4外，其余各组分别连接各位移缓存器中对应的各级闩锁器的输出端与输入端。以第1组为例，处理单元PE11的输入端C1连接闩锁器FF41的输出端，其输入端C2～C4则分别连接闩锁器FF11、FF21、FF31的输入端。处理单元PE12的输入端C1～C2分别连接闩锁器FF31与FF41的输出端，其输入端C3～C4则分别连接闩锁器FF11、FF21的输入端。处理单元PE13的输入端C1～C3分别连接闩锁器FF21与FF41的输出端，其输入端C4则连接闩锁器FF11的输入端。处理单元PE14的输入端C1～C4则分别连接闩锁器FF11、FF21、FF31与FF41的输出端。以此类推，其余各组的处理单元也连接至相对应的闩锁器的输入端与输出端，如图5A与5B所示。

每一个处理单元依据时序接收对应的目前方块数据CU以及左搜寻窗数据SL与右搜寻窗数据SR，然后比较搜寻窗中对应的候选方块与目前方块的相似性并各自输出处理结果SAD01～SAD44。比较单元530接收并比较处理单元PE01～PE44输出的各处理结果SAD01～SAD44，然后输出比较结果501。

于本实施例中，上述处理单元PE01～PE44中任何一个处理单元可参照图7实施之，在此仅以图5A中处理单元PE01代表说明之。图7是依照本发明另一较佳实施例所示的一种移动估计处理单元电路方框图。请参照图7，处理单元700(例如为图5A中处理单元PE01)包括选择器710-1～710-4、运算电路720-1～720-4以及累加电路730。选择器710-1～710-4各自由输入端L1～L4与输入端R1～R4接收并选择左搜寻窗SL的数据以及右搜寻窗SR的数据，并且各自输出选择数据。

运算电路720-1～720-4各自接收对应的选择器710-1～710-4所输出的选择数据以及目前方块CU的数据(由输入端C1～Cn输入)以进行绝对差(absolute difference)运算，并各自输出运算结果。在此，运算电路720-1～720-4可以与图2中运算电路220-1～220-n相同，故不在此赘述。

累加电路730接收运算电路720-1～720-4所输出的各运算结果并累加之，直至获得完整目前方块数据的运算结果之后，输出处理结果SAD01。如图6所示，于时序T65，处理单元PE01输出最终的运算结果sad0。另外，第1组处理单元PE11～PE14因为需等待第1级的闩锁器FF11、FF21、FF31与FF41的输出数据，因此第1组处理单元PE11～PE14将会比第0组处理单元PE01晚1个时钟脉冲周期获得最终的运算结果sad1～sad4(如图6所示时序T66)。同理，第2组处理单元PE21～PE24因为需等待第2级的闩锁器FF12、FF22、FF32与FF42的输出数据，因此第2组处理单元PE21～PE24将会比第0组处理单元PE01晚2个时钟脉冲周期获得最终的运算结果。

上述累加电路730例如包括加法器731以及累加闩锁电路732。加法器731接收运算电路720-1～720-4所输出的各运算结果并进行加法运算，以输出第一运算加总值。在此，加法器731例如以加法树的结构使运算电路720-1～720-4所输出的各运算结果两两相加，以获得最后的第一运算加总值。累加闩锁电路732接收加法器731所输出的第一运算加总值并与暂存于累加闩锁电路732中先前的处理结果SAD进行加法运算，以输出目前的处理结果SAD(例如为图5A中的处理结果SAD01)。在此，累加闩锁电路732可以与图2中累加闩锁电路232相同，故不在此赘述。

于本实施例中，图5A与5B的比较单元530可以参照图8实施之。图8是依照本发明另一较佳实施例所示图5A与5B中比较单元530的电路方框图。请参照图8，比较单元530包括第一选择器810-1～810-4、第一比较器820、第二选择器830以及闩锁比较器840。第一选择器810-1～810-4中每一个第一选择器接收并选择每一组处理单元(第0组除外)中对应的处理单元所输出的处理结果，并输出被选择的处理结果。例如，第一选择器810-1即连接至各处理单元组中第1个处理单元(即图5A与5B中处理单元PE11、PE21、PE31与PE41)，并且接收处理结果SAD11、SAD21、SAD31与SAD41。同样的，第一选择器810-2即连接至各组处理单元中第2个处理单元(即图5A与5B中处理单元PE12、PE22、PE32与PE42)，并且接收处理结果SAD12、SAD22、SAD32与SAD42，以此类推。

第一比较器820接收并比较第一选择器810-1～810-4所选择输出的处理结果，以输出比较结果821。例如，利用比较器822比较并输出第一选择器810-1～810-2所选择输出各处理结果中的最小值，同时利用比较器823比较并输出第一选择器810-3～810-4所选择输出各处理结果中的最小值。然后，再以比较器824比较并输出比较器822与比较器823两者输出中的最小值。

第二选择器830接收并选择第0组处理单元(图5A中的PE01)所输出的处理结果SAD01以及比较结果821，以输出选择结果831。闩锁比较器840接收选择结果831并与暂存于闩锁比较器840中先前的比较结果501进行比较(例如比较何者最小)，以输出目前的比较结果501。在此，闩锁比较器840可以与图3中累加闩锁电路340相同，故不在此赘述。

虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明之精神和范围内，当可作些许之更动与改进，因此本发明之保护范围当视权利要求所界定者为准。