在低温及减小的沉积速率下形成TEOS盖层的方法

摘要

本发明揭示一种用于碳硬掩模层的二氧化硅盖层的形成方法，以用于图案化具有50纳米及更小的临界尺寸的多晶硅层特征。为此目的，使用低温等离子体增强CVD过程，其中保持低沉积速率以改善层厚度的可控制性，从而改善二氧化硅层的光学特性。

说明书

技术领域

本发明一般涉及集成电路的制造，尤其涉及通过需要先进掩模方案的精密微调蚀刻技术(trim etch technique)在衬底上形成小型电路元件，诸如场效应晶体管的栅电极，其中所述电路元件的尺寸明显小于相关光刻技术的分辨率。

背景技术

近年来集成电路内电路元件的特征尺寸持续减小的趋势未来仍会继续下去，而其中，必须建立可重复且强固的过程，使得以成本有效的方式形成大量集成电路成为可能。目前，可作为大规模生产产品的复杂集成电路所含元件的尺寸远小于用来将图案从掩模转移至形成在衬底上的材料层中的光刻设备的光学分辨率。当前电路元件的最小尺寸为100纳米及以下，其中用来将图案从掩模以光学方式转移至衬底表面的辐射波长是在紫外光范围内，例如248纳米，而在最近开发的技术中约为193纳米。在此波长范围内，光学透射元件(例如透镜)的吸收相当大，且会随着波长的进一步减小而大幅增加。因此，仅仅通过减小光刻设备的光源波长来发展并不容易做到，且可能难以应用于具有50纳米及以下的特征尺寸的电路元件的大规模生产。因此需要先进的微调过程以便从最小尺寸得到最终想要的尺寸，该最小尺寸可通过光刻以光刻胶特征(resist features)而实现。

因此，将电路图案可靠地从掩模转移至衬底的总分辨率一方面取决于光刻设备的固有光学分辨率、与光刻图案化过程相关的材料(诸如，光刻胶与任何用来将光刻胶中的有害散射与驻波效应最小化的抗反射涂层(anti-reflective coating，ARC))的特性、以及涉及形成光刻胶层与ARC层并在曝光后蚀刻这些层的沉积与蚀刻程序。尤其是，光刻胶的高度非线性行为结合复杂的ARC层与光刻掩模技术，使得形成所具有的尺寸远小于光刻设备的固有光学分辨率的光刻胶图案成为可能。此外，施加进一步的后光刻(post-lithography)微调蚀刻过程以进一步减小光刻胶图案的特征尺寸，而该光刻胶图案在随后的各向异性步骤中将当作蚀刻掩模，所述各向异性步骤用于将该光刻胶图案转移至下方的材料层中。因此，此光刻胶微调过程能将栅极电极的临界尺寸减小为远小于光刻波长的尺寸。

不过，因为任何栅极长度的变化会直接转变为最终器件运作速度的对应变化，因此很重要的是要精确控制光刻胶微调过程以便形成准确界定的掩模，用于随后的各向异性蚀刻过程以便对栅极层叠(gatelayer stack)进行图案化。由于器件的持续按比例缩小需要将光刻胶微调的概念进一步延伸以得到对于给定曝光波长的期望减小临界尺寸，因此必须使光刻胶层厚度适应于微调过程期间的增大光刻胶材料去除量，从而会显著退化由光刻胶与底部抗反射涂层(ARC)组成的层叠的光学特性。特别是，底部ARC的反射率会显著影响光刻后的线宽(linewidth)，并导致其变化可能无法通过随后的微调过程在设计规则所规定的严格过程偏差内有效地予以补偿。

基于这个理由，最近已发展出一种过程技术，该技术提出将非晶碳层结合介电盖层(cap layer)作为底部ARC层，从而显著增强对反射率的控制。此外，可对应于光刻胶层厚度减小的微调后光刻胶特征，而轻易地将碳/盖层堆叠予以图案化，从而在用来蚀刻多晶硅层的碳/盖层堆叠内形成硬掩模特征。

以下参考图1a-1c，详细描述根据碳/盖层堆叠形成场效应晶体管的栅极电极的典型传统流程。

图1a示意了半导体器件100在材料图案化之前的剖面图，所述图案化是基于使用了248纳米或193纳米的波长的先进光刻过程，并基于借助了硬掩模的先进蚀刻过程，该硬掩模依次被光刻胶掩模特征图案化，而该光刻胶掩模特征通过相对应的光刻胶微调过程加以微调。

半导体器件100包括衬底101，例如硅衬底或SOI(绝缘体上硅)衬底，其上形成有要图案化的材料层，诸如，包括栅极绝缘层103与多晶硅层104的栅极层叠102。在多晶硅层104上形成非晶碳层105，接着再形成盖层106，该盖层106通常可由二氧化硅、氮氧化硅(siliconoxynitride)、无氮介电层(nitrogen-free dielectric layers)、或类似物所构成，其中使用氮氧化硅可能是因为通过改变氧/氮比例可调节光学特性。非晶碳层105与盖层106的设计方式使得它们组合起来作为对特定曝光波长以及对所使用光刻胶类型的有效抗反射涂层。如上所述，在图案化多晶硅层期间，抗反射涂层的反射率可显著影响光刻胶微调过程的精确度，从而也影响最后所得的多晶硅特征的栅极长度。对于50纳米或更小的栅极长度而言，偏差必须在1纳米以下才能符合器件规格。因此，由层106与层105形成的抗反射涂层必须在整个衬底101上以及在不同衬底间提供高度一致的反射率，以便减小具有初始横向尺寸108与初始高度109的光刻胶掩模特征107的尺寸变化。

用来形成如图1a所示的半导体器件100的典型流程可包括以下过程。首先，形成栅极层叠102，其中可通过先进的氧化和/或沉积过程形成栅极绝缘层103，以便得到具有所需厚度与材料成分的栅极介电层。随后，可通过低压化学气相沉积(LPCVD)用成熟的过程配方来沉积多晶硅层104。之后，通过等离子体增强CVD从适当的前体来沉积非晶碳层105，其中层105厚度的调整是考虑了其光学特性以及在随后用于图案化多晶硅层104的各向异性蚀刻过程期间的蚀刻选择性。然后，可用PECVD沉积盖层106(例如由氮氧化硅组成)，其中选择盖层106的厚度与材料成分以便提供特定曝光波长所需的相位偏移(phase shifting)，从而结合非晶碳层105以减少光刻曝光期间曝光辐射的背反射。之后，沉积光刻胶层，使其特性适应于光刻期间所使用的特定曝光波长，其中除了在任何曝光前后的烘烤过程期间的一定程度的收缩以外，光刻胶层的厚度基本上对应于光刻胶掩模特征107的初始高度109。为了要在给定的景深下实现光刻过程的高分辨率，有必要根据所使用的曝光波长而形成厚度约100至300纳米的光刻胶层。在光刻胶层曝光与显影后，光刻胶掩模特征107A以虚线显示的尺寸减小是从初始横向尺寸108减小为期望的最终横向尺寸108A，伴随着初始高度109对应地减小为最终高度109A。最终高度109A可能不足以用作直接图案化多晶硅层104的蚀刻掩模，所述图案化是用于所需栅极长度的量级约在80至100纳米的半导体器件的典型流程。基于这个理由，因而提供非晶碳层105，且可用反应性离子蚀刻(reactive ionetching)将其轻易地图案化，其中，在光刻胶掩模特征107经过光刻胶微调过程以变成减小的光刻胶掩模特征107A之后，光刻胶掩模特征107的最终高度109A足以允许可靠地图案化非晶碳层105与盖层106。盖层106对于基本上避免光刻胶层和下方的非晶碳层105直接接触是有必要的，否则会导致光刻胶毒化(resist poisoning)且增大最终所得多晶硅特征的缺陷率。关于这方面的理由可能是在碳与光刻胶间界面的化学反应，从而可能改变光刻胶的光学特性并造成显影不足的光刻胶部分，该显影不足的光刻胶部分随后可能被图案化于多晶硅层104内。

图1b示意了半导体器件100的剖面图，是在完成光刻胶微调过程以及随后的反应性离子蚀刻过程之后，以便用减小的光刻胶掩模特征107A形成硬掩模，其中该硬掩模由碳层105的剩余物105A与盖层106的剩余物106A所组成。之后，在各向异性蚀刻多晶硅层104之前，可先去除该减小的光刻胶掩模特征107A，其中也可消耗掉薄盖层剩余物106A，而由非晶碳层剩余物105A提供所需的蚀刻选择性并允许横向尺寸108A转移至多晶硅层104中。

图1c示意了半导体器件100的剖面图，是在完成各向异性蚀刻过程之后，从而形成基本上具有横向尺寸108A的多晶硅特征104A。尽管上述流程允许形成具有50纳米或更小的横向尺寸108A的多晶硅特征104A，不过，结果观察到多晶硅特征104A会出现中等程度的高缺陷率。相关研究似乎显示缺陷率与用来界定硬掩模105A的盖层106的类型有关。例如，由氮氧化硅构成的盖层106会出现显著的缺陷率，从而致使形成过程不可靠，而提供以二氧化硅形式的盖层106有可能可减小缺陷率，其中根据目前可利用的过程配方可能无法以可靠的方式控制对应的传统沉积过程。

鉴于上述问题，需要一种改良过程，用于形成通过碳硬掩模来图案化多晶硅特征的盖层，其中缺陷率减小并且过程可靠性增强。

发明内容

一般而言，本发明致力于一种方法，用于在图案化多晶硅特征的非晶碳硬掩模层上形成二氧化硅盖层。虽然本发明不受限于以下的解释，但相信用等离子体增强化学气相沉积以370℃或更低温度提供的二氧化硅层能显著减少最终所得多晶硅特征的缺陷。基于此发现，设计可用于形成二氧化硅层的等离子体增强CVD过程，以便能可靠地将二氧化硅层的厚度控制在5至50纳米的范围内，如用来提供与下方的非晶碳层有关的期望光学特性所需要。由于通常以TEOS为基础的等离子体增强CVD过程在较低温度下会呈现增大的沉积速率，而根据本发明较低温度对于降低缺陷率是必需的，因此在某些实施例中，将沉积过程予以控制以提供减小的沉积速率，以便能可靠地控制层的厚度，从而确保二氧化硅/非晶碳层堆叠的所需光学特性。

根据本发明的一个例示性实施例，一种形成二氧化硅盖层的方法包括在衬底之上形成非晶碳层，且在温度约为370℃或更低时、在等离子体气氛中从TEOS沉积二氧化硅于该非晶碳层上，以形成厚度约在5至50纳米范围内的盖层。

在另一实施例中，本方法进一步包括以基本上相等的流速将氦和氧供应至所述等离子体气氛。

在另一实施例中，本方法进一步包括在沉积所述二氧化硅之前将氦和氧供应至所述衬底的环境。

在另一实施例中，本方法进一步包括通过抽吸(pumping)并同时以小于沉积期间流速的流速来供应氦和氧，而在沉积所述二氧化硅之后去除反应副产物。

根据本发明的另一例示性实施例，一种形成抗反射层的方法包括在衬底之上形成待图案化的材料层，且在该材料层之上形成具有第一厚度的非晶碳层。然后，以低于约370℃的温度在该非晶碳层上形成具有第二厚度的二氧化硅层，其中选择该第一与第二厚度，以便对一特定曝光波长产生约为2％或更小的反射率。

在另一实施例中，所述二氧化硅是通过等离子体增强化学气相沉积用TEOS作为前体而形成的。

在另一实施例中，本方法进一步包括将所述等离子体增强化学气相沉积期间的沉积速率控制到大约每分钟200至400纳米的范围。

在另一实施例中，将所述沉积速率调整至大约每分钟280至320纳米的范围。

在另一实施例中，所述二氧化硅是在大约330℃或更低温度沉积的。

在另一实施例中，所述二氧化硅是在大约280℃至320℃范围内的温度沉积的。

在另一实施例中，所述二氧化硅是在大约300℃的温度沉积的。

在另一实施例中，本方法进一步包括通过将所述等离子体气氛的压力调节至大约4.5至6.5托的范围而控制沉积速率。

在另一实施例中，本方法进一步包括将TEOS供应调节至大约每分钟600毫克或更少。

在另一实施例中，将所述TEOS供应调节至大约每分钟450毫克至每分钟550毫克的范围内。

在另一实施例中，将所述TEOS供应调节至大约每分钟500毫克。

在另一实施例中，本方法进一步包括在等离子体增强化学气相沉积期间以基本上相等的流速将氦和氧供应至等离子体气氛。

在另一实施例中，本方法进一步包括在沉积所述二氧化硅之前将氦和氧供应至所述衬底的环境。

在另一实施例中，本方法进一步包括通过抽吸并同时以小于沉积期间流速的流速来供应氦和氧，而在沉积所述二氧化硅之后去除反应副产物。

附图说明

本发明的其他优点、目的和实施例界定于随附的权利要求中，并从参考附图的以下详细说明将变得更显而易见，在附图中：

图1a至1c示意了不同制造阶段期间的半导体器件的剖面图，所述制造阶段根据传统的流程，用来通过非晶碳硬掩模形成多晶硅层特征；以及

图2a至图2e示意了不同制造阶段中的半导体结构的剖面图，所述制造阶段根据本发明的例示性实施例，使用于低温形成的二氧化硅盖层通过碳硬掩模将多晶硅层图案化。

具体实施方式

尽管是参考例示在以下详细说明中以及附图中的实施例来说明本发明的，但是应了解，以下详细说明以及附图并不意在将本发明限制于所公开的特定例示性实施例，而是，所说明的例示性实施例仅仅是举例说明本发明的不同方面，本发明的范围由随附的权利要求所界定。

参考图2a至图2e，现在详述本发明的其他例示性实施例。

在图2a中，半导体结构200包括衬底201，例如硅衬底、SOI(绝缘体上硅)衬底、或任何其他的合适衬底，所述衬底201上已形成有在其中适合形成电路元件的半导体层。在衬底201上形成要依照特定设计规则予以图案化的材料层204，其中材料层204可为层叠202的一部分。例如，层叠202可代表包括栅极绝缘层203与以多晶硅层形式的材料层204的栅极层叠。不过，层叠202可包括用于形成目前这一代与下一代器件的电路元件所需的任何其他适当材料层。基本上由非晶碳构成的碳层205位于层叠202上，其中针对下方材料层204的蚀刻选择性适当选择碳层205的厚度，而该材料层204要在随后的各向异性蚀刻过程中被图案化以形成电路元件，诸如栅极长度小于80纳米、特别是小于50纳米的极先进场效应晶体管的栅极电极。例如，所考虑的各向异性蚀刻过程可界定碳层205对多晶硅层204的蚀刻选择性约为1∶10或更小，从而将碳层205的厚度选择为多晶硅层204厚度的约30％至50％，以提供充分的安全余裕(safety margin)。

用于形成如图2a所示的半导体结构200的典型流程可包括先前参考图1a所描述的过程，因此在此不再详述。不过，应了解在此背景下，可通过等离子体增强CVD用任何适当的沉积工具形成碳层205。例如，在一个实施例中，可用Applied Materials所售、商标为Producer^TM或DXZ^TM的沉积工具形成碳层205。

图2b示意了在高级制造阶段中的半导体结构200。将半导体结构200暴露于气态环境(gaseous ambient)220，该气态环境220可在与先前用来形成碳层205相同的沉积工具内建立，或者在可能使用的任何其他不同适当沉积工具内建立。考虑到工具利用率与处理量，在一特定实施例中，可采用上述指定的Applied Materials的沉积工具。气态环境220可用约4.5托至6.5托的特定压力来界定，例如，约5.5托。此外，可将惰性载气(诸如氦)以及反应组份(诸如氧)供应至气态环境220，以便在碳层205上提供适当的气体混合物与浓度。在一特定实施例中，以大体相似的流速供应载气与氧，其中，取决于沉积工具的特定性，流速值可在2500sccm至3500sccm的范围内，例如约3000sccm。同时，可通过相应的液体注射系统供应液态TEOS(tetra-ethyl-ortho-silicate，正硅酸四乙酯)，通常该液体注射系统并入在传统PECVD工具内。取决于沉积工具的几何特定性，TEOS的典型供应速率约在400至600毫克/分钟的范围内，例如，约500毫克/分钟。在将半导体结构200暴露于气态环境220期间，可将衬底201维持在等于或低于370℃的基本上不变的温度下，而在一特定实施例中，可将衬底201的温度保持在约280至330℃之间，例如可将衬底201的温度保持在约300℃。建立气态环境220以便“准备”半导体结构200用于随后的低温二氧化硅沉积，其中，充分降低沉积速率以便能控制厚度，从而控制最终所得二氧化硅层的光学特性。

在本发明的特定实施例中，建立气态环境220之前可有一个或更多的稳定化步骤(stabilization step)，用来使衬底201达到期望的温度，而无减小衬底201周围环境压力的显著气体流动或抽吸活动。此外，可将沉积期间衬底201相对于输送载气以及反应气体的喷洒头(showerhead)的距离调整为期望数值，如实际沉积步骤期间所使用。此外，当将压力调整为约10托以下的范围但仍显著高于实际沉积步骤期间的压力时，可将载气(诸如氦)予以引入，并可随后将氧供给至该气态环境。

在另一稳定化步骤中，可将压力减少至实际的沉积压力，同时将数量增加的液态TEOS(例如，约在700毫克/分钟(mg/m)的范围内)供给至气态环境220，以便“冲洗”衬底201的表面与具有气态TEOS的气态环境220。接下来，可执行调整步骤以将TEOS供给速率调整至沉积期间的实际供给速率，如以上所指定，以便“准备”环境220用于适度低的二氧化硅沉积速率。

图2c示意了在实际沉积二氧化硅期间的半导体结构200。为此目的，通过将通常提供于传统PECVD工具中的相应等离子体激活装置(未显示)予以激活，而建立等离子体气氛220A。在沉积期间，将参考图2b所述的气态环境220的参数基本上维持不变，其中沉积速率约达200至400纳米/分钟的范围内。因此，沉积速率足够高以便确保有合理的生产量，同时，另一方面，可通过适当地选择沉积时间来实现对形成在碳层205上的二氧化硅层206的厚度206B的控制。

在一特定实施例中，选择沉积时间以便得到在约5至50纳米范围内的厚度206B，而在其他特定实施例中，约在3至10秒内得到约在8至40纳米范围内的厚度206B。如前所述，可通过控制厚度206B来调节二氧化硅层206的光学特性，以便与碳层205结合时可对指定曝光波长获得期望的低反射率。由于用PECVD沉积的二氧化硅的折射率众所周知，或者可通过测量相应的测试衬底(其上已形成有通过以上所指定的沉积参数而制备的二氧化硅层)来轻易地确定以上所指定的沉积参数的相应数据，所以可预先确定厚度206B的适当期望值，然后可基于期望厚度来控制沉积。

可通过中断等离子体激活装置和/或通过中断TEOS供给来中断沉积二氧化硅形成层206的过程。之后，可中断TEOS供给并减小载气(诸如，氦)的流速以及减小氧的流速来执行抽吸步骤。在一实施例中，相比于沉积流速，氧的流速可减小50％以上，而氦的流速小于氧的流速。最后，可中断氧的供给，同时维持氦的供给，之后，中断所有气体的供给，同时仍通过持续的抽吸动作来去除反应副产物。

在一特定的实施例中，可用一沉积配方来建立气态环境220、使其稳定、提供等离子体气氛220A、以及通过抽吸而去除气体副产物，其中该配方可包括以下步骤：

在约300℃的温度且不供给任何气体，将衬底201的周围环境稳定化8至12秒；

配置一个与沉积几何一致的相应处理室几何，即，设定喷洒头与衬底201之间的距离，而同时仍不提供气流且将温度维持于沉积温度约8至12秒；

将氦以基本上对应于沉积流速的流速引入约4至6秒；

在约9托的增大压力下，以例如约3000sccm的沉积流速供应氧8至12秒，以建立气态环境220；

以例如约750至850毫克/分钟的增大供给速率来激活TEOS供给，同时将环境压力减小至沉积压力，例如约5.5托；

通过将供给速率减小到约450至550毫克/分钟约13至17秒，同时保持其余参数基本上不变，而将气态环境220内的TEOS含量降(ramping)至所需的沉积值；

以基本上不变的参数建立等离子体气氛220A，同时将沉积时间控制在约3至8秒的时间段内，以便得到约在5至50纳米范围内的最终二氧化硅厚度；

减小氦与氧的流速，同时中断TEOS的供给以及等离子体的产生，其中可将氦的流速调整为约1000sccm至1200sccm且将氧的流速调整为约1200sccm至1400sccm持续2至5秒；

中断氧的供给，同时保持氦的供给或将氦的流速增大至约1200sccm至1400sccm，同时仍抽吸走反应副产物；

中断所有气体的供给同时仍去除副产物达约9至13秒。

图2d示意了根据上述任一沉积方法完成二氧化硅层206沉积后的半导体结构200。此外，在二氧化硅层206上形成光刻胶层207，其中，二氧化硅层206与碳层205结合作为抗反射层，以便减小入射UV光束222的反射率，该入射UV光束222散射回光刻胶层207中而作为反射的或散射的光束223，而该光束223的强度约为2％或以下。如前所述，使光刻胶层207适应于光刻技术，即，指定的曝光波长，其中另外选择光刻胶层207的厚度以便提供随后用于图案化层206与205的蚀刻过程期间所需的覆盖。例如，在193纳米的光刻过程中，光刻工具的景深会限制光刻胶层的厚度，因此，相比于248纳米的光刻过程，通常需要较薄的光刻胶层。不过，由于用于形成二氧化硅层206的沉积过程有良好的可控制性，因此反射率(即，光束223与222的强度比率)可减小至2％甚至更小。同时，根据上述低温过程形成的二氧化硅层提供了与碳层205有足够稳定的界面，并且也可靠地抑制了层207内光刻胶与碳层205之间的任何化学反应，从而显著降低了最终所得的图案化多晶硅特征的缺陷率。在曝光与显影光刻胶层207之后，可用成熟的蚀刻化学方法执行光刻胶微调过程，以获得对应光刻胶特征的最终期望横向尺寸，然后将该光刻胶特征用作图案化层206与205的蚀刻掩模。对应的蚀刻配方是成熟的，并允许分别用突破蚀刻步骤(breakthrough etch step)与随后的各向异性蚀刻过程来图案化层206与205，而光刻胶层207的初始高度约为300纳米或甚至更少。

图2e示意了多个仍被碳蚀刻硬掩模特征205A覆盖的多晶硅特征204A，而盖层206的剩余物已在用于图案化多晶硅层204以形成基本上呈现期望横向尺寸208A的多晶硅特征204A的蚀刻期间被“消耗”掉。由于低温等离子体增强CVD过程，而使缺陷率(即，损坏的或不符规格的、或有多晶硅剩余物的、或有显著横向尺寸偏离的多晶硅特征204A的数目)减小，因而可用193纳米光刻过程或甚至用248纳米光刻过程来制造具有50纳米及以下(例如，45纳米及以下)的期望横向尺寸208A的多晶硅特征204A。取决于光刻与蚀刻过程的特定性，相比于使用例如氮氧化硅盖层的传统流程中所制备的特征，多晶硅特征(诸如，用193纳米光刻光刻胶制备在测试衬底上的特征204A)的缺陷率会约小10倍。相信显著减小的缺陷率是源于光刻胶毒化程度的降低，该光刻胶毒化可能是由氮与193纳米光刻胶之间的反应所造成。

结果，本发明提供一种用于形成二氧化硅层的改良技术，其利用了因中等低的沉积速率而使得高度过程控制成为可能的低温等离子体增强CVD过程，因此能将二氧化硅层的光学特性针对下方的碳层而精确地调整，然后结合在一起而用作反射率为2％或更小的有效抗反射涂层。此外，相比于传统方法，低温PECVD沉积产生较小的缺陷率，从而增强过程稳固性且提供可基于248纳米或193纳米光刻过程进一步按比例缩小器件的潜力。

由于上述说明，本发明的其他修改和变化对于本领域的技术人员而言将会显而易见。因此，应将本说明视为仅仅是例示性的，其目的是为了给本领域的技术人员揭示实现本发明的一般方式。应了解，在此所显示及说明的本发明的形式应作为目前的优选实施例。

产业适用性

本发明涉及制备微结构中所使用盖层的过程。因此，产业适用性是很明显的。