记忆胞及其制造方法、记忆胞数组及记忆胞的操作方法

摘要

一种相变记忆胞的制作方法。相变内存单元的一个接触的剖面面积会受下电极的宽度与暴露的长度影响，本方法可以制作非常小的相变记忆胞。

说明书

技术领域

本发明是有关于一种半导体的制造方法，且特别是有关于一种相变记忆胞的制造方法。

背景技术

电力可写入抹除的相变材料已使用于内存组件，由硫硒碲玻璃(chalcogenide)构成的相变材料会在一般的结晶与一般的非晶态局部排序的两个结构状态之间作电性变换，一般的结晶状态是一种相其材料的原子以及/或电子会形成一个可重复的晶格结构，而一般非晶态状态的原子以及/或电子则会自由的分布，此结构状态也可以在完全结晶与完全非晶态状态的极端之间的一个可侦测排序的结构状态的一个范围上变换。

目前较受喜爱用于相变内存应用的硫硒碲玻璃一般包含Te、Se、Ge、Sb、Bi、Pb、Sn、As、S、Si、P、以及/或0的混合物，因为结构状态的范围，给定的似沉积的化学量的硫硒碲玻璃材料可以具有各种区块导电系数，此外此材料的导电系数可以透过提供电压与时间的一个电力脉冲来选择并重复建立，在此称为设定或重设定电压，导电系数会维持稳定直到施以另一个类似大小的设定或重设定电压为止。此外，材料的导电系数会与设定或重设定电压成反比，且与材料的前一个状态无关，换句话说材料没有迟滞现象。

之前提到的材料可以用来储存与恢复在一种非挥发可重复写入的记忆胞中的数据，当不同的设定或重设定电压被用来改变材料的导电系数时，可以用各种方法来辨识对应的导电系数，包括但不限于在记忆胞的材料上施加比较小的电压，举例来说假如用了两个不同的设定或再设定电压，一个记忆胞可以储存并恢复一位的二进制编码的数据，假如使用超过两个不同的设定或再设定电压，那么一个记忆胞可以储存并恢复一个模拟型态，其可以代表多位的二进制编码数据，因为硫硒碲玻璃材料可以维持其个别的导电系数，记忆胞会是非挥发性的，其中不需要用更新来保持储存的数据，此记忆胞也可以直接覆盖写入，表示在记忆胞之内储存新的数据之前不需要抹除数据。

已知硫硒碲玻璃相变内存不容易整合进CMOS电路，因为硫硒碲玻璃材料需要相当高的电流密度来改变其状态，减少硫硒碲玻璃部分的截面积可以减少正比例中的电流要求，目前开发具有缩小截面积的结构包括制作极小接触以及在接触中沉积硫硒碲玻璃，制作极小的接触的方法之一包括使用一层介电层，也就是一个间隙壁来进一步的缩小光学微影的限制，可参考美国专利第6,111,264号，此技术可以缩小截面积，但是缩小的比例会受限于间隙壁的厚度，举例来说，假如孔隙直径为1600埃而间隙壁厚度为400埃，缩小的面积比只有大约4∶1，最小的孔隙直径要由光学微影与间隙壁的厚度来决定，缩小比例可能会受到限制，因此很难将硫硒碲玻璃的部分缩小到这样的状态。假如硫硒碲玻璃的部分无法被缩小，那么就需要比较大的电流来改变材料中的状态，较大电流的需求就会对应到需要较大电力来操作这样的记忆胞数组。

一旦孔隙被缩小时可能会有另外的问题，比如孔隙对孔隙的直径均匀度可能会很差。此外，因为要沉积材料到这样迷你的开口中会更为困难，小的孔隙的放置就会受到硫硒碲玻璃沉积制程的限制。举例来说，在用前文提到的制程来形成的孔隙状态中，间隙壁的突出可能会部分或完全堵塞孔隙，进一步危害到沉积制程的可靠度。假如孔隙的底部有很差的底部覆盖率的话，在其下方的电极可能无法预料硫硒碲玻璃部分的相的改变。假如当施加一个给定的电流时相无法重复，记忆胞就无法可靠的储存数据，另外一个关键问题就是在相变化材料对准接触电极上，因为可能会含有大电流密度，即使较小的对不准也会造成电流密度的大变化，而进一步的影响到程序化相变化记忆胞的能力。

因此习知需要一种将接触电极可靠对准相变化记忆单元的方法，更进一步需要一种电极的制造方法，使其用一个较小的截面积来接触硫硒碲玻璃。

发明内容

本发明透过提供一种相变记忆胞的制造方法来满足上述的那些需求，其中在相变内存构件与下电极之间会有一个截面积很小的自动对准接触，此方法利用在基底上形成下电极来控制截面积的大小，下电极会有一个第一尺寸与一个第二尺寸，下电极的第一部分会被覆盖而第二部分会被暴露出来，第二部分的宽度会等于第一尺寸而有一个暴露长度短于或等于第二尺寸。相变材料会放置在下电极的第二部分上，藉以在相变材料与下电极之间形成一个接触，此接触的面机会等于宽与暴露长度的乘积，根据实施例，相变材料的放置包括放置一种硫硒碲玻璃材料。

本发明在此进一步包括一种用此方法形成的记忆胞，一个记忆胞的实施例中包括放置在基底中的一条位线以及一个形成在位在线并与其接触的隔离组件，有一宽度与一暴露长度的下电极会放置在下电极上，这样下电极与相变材料之间的接触会有一个截面积等于宽度与暴露长度的乘积，通常相变材料是用硫硒碲玻璃材料构成。

本发明的另一个实施例包括一种记忆胞数组，包括放置在一参考方向上的位线以及放置在与参考方向不同的方向上的字符线，记忆胞会位在位线与字符线的交叉处，每个记忆胞包括具有一宽度与一暴露长度的下电极，此下电极会被放置在字符线之一与位于线之一之间的交叉处上，相变材料会放置在下电极上，这样下电极与相变材料之间的接触会有一个截面积等于宽度与暴露长度的乘积。

本发明进一步包括一种相变记忆胞的操作方法，包括一种重设定与设定相变记忆胞的方法，此重设定相变记忆胞的方法包括施加一个非晶态电流脉冲到相变记忆胞上，这样在相变记忆胞中的相变内存构件的温度会升到一个第一温度之上，此非晶态电流脉冲进一步造成相变内存构件的温度会维持在一个低于在第一时间区段中的第一温度之一第二温度之上。设定相变记忆胞的方法包括施加一个结晶态电流脉冲到相变记忆胞上，这样相变内存构件的温度会升到一个高于第二温度的温度，且这样相变内存构件的温度会维持在用于至少一第二时间区间的第二温度之上，第二时间区间的期间会大于第一时间区间的期间。

为让本发明之上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1是为一实施例的一种相变记忆胞的局部简示图。

图2-6为根据本发明的一种相变记忆胞的制造方法的前段步骤的结果剖面图。

图7-12为根据本发明形成下电极的剖面图。

图13为在图12的结构上沉积绝缘材料层的结果剖面图。

图14为沿着图13的线段14-14’的剖面图，显示字符线图案化的效果。

图15-16为图14的结构HDP氧化物填充以及进行CMP以后的剖面图。

图17为图16的结构移除氧化物以后的剖面图。

图18-19为说明在图17结构形成氮化硅间隙壁的剖面图。

图20-21为图19的结构沉积相变化材料以及形成字符线以形成至少一记忆胞的剖面图。

图22为沿着图21的线段22-22’说明记忆胞另一面的剖面图。

图23为设定与在设定相变内存的温度曲线图。

50：相变记忆胞数组            55：相变记忆胞

60、191、192：相变内存构件    90、91、196、197：字符线

70：隔离组件                  65：下电极

80、81、106 109：位线        100：P型基底

                             105：N+层

110：N-层                    115：P+层

120：硅化金属                125：缓冲层

130：氮化硅层                140、160：沟渠

145、165、180：HDP氧化物     150：导电材料

151：下水平部分              152：垂直部分

153：上水平部分              154：表面

146、181：结构形状           155：氧化物层

156：氧化物间隙壁            W：宽度

L：长度                      170：二氧化硅

175、185：氮化硅             186：氮化硅间隙壁

190：相变材料                195：金属

200：曲线                    220：T_a

230：T_x                      240：T_m

具体实施方式

以下将要参考图示详细说明本发明的实施例，尽可能的情况下，在图示与叙述中会用同样或相似的标号来表示相同或相似的部分，请注意图是简化的形式且不是精确的尺寸。参考在此的叙述，只是为了方便与清楚的说明，会使用像是顶端、底部、左、右、上、下、之上、之下、附近、以及之前等方向性的用语会用来对应图示，这样的方向性用语不应以任何方式来限制本发明的范围。

虽然本发明在此揭露了明确的实施例，但是这些实施例只是用来作为范例而不是用来限制，接下来详细叙述的目的是在申请专利范围所定义的本发明范围与精神之内可以解释用于实施例的所有变化、选择或等效的说明，在此提到的制程步骤与结构并不是一个制作硫硒碲玻璃内存结构的完整过程，应该与习知的各种集成电路制作技术结合，在此只提供必要的部分说明藉以了解本发明。

请参照图示，图1是相变记忆胞的数组50的实施例的局部图示。一个相变记忆胞55包括一个相变内存构件60电性连接到一条字符线90，相变内存构件60是用硫硒碲玻璃构成，在实施例中的隔离组件70会透过下电极65将相变内存构件60到位线80。虽然图1介绍四个相变记忆胞来简化，一个正常的数组应该包括数佰个这样的记忆胞，图1中显示了两条位线80与81与两条字符线90与91，同样的正常的相变记忆数组应该包括大量的位与字符线连接以控制施加设定与重设定电压到相变记忆胞的电路，举例来说，为了操作相变记忆胞55，设定或重设定电位会被施加在字符线90与位线80之间，相变记忆胞55会位在字符线90与位线80的交叉处。

图2是为相变记忆胞的实施例制作上的制作结构层的剖面图。虽然在此是用在一个单一的相变记忆胞上，但是接下来提到图示会在一个单一基底上形成复数个相变记忆胞，在此揭露的方法可以用于在一或多个基底上形成大量的相变记忆胞。

根据一个一般的实施例，相变记忆胞的制作包括用习的的方法在P型基底100上形成几个掺杂层，P型基底100会是有掺杂的硅，比如每立方公分掺杂10¹¹-10¹³原子的硼。一层N+层105会形成在P型基底100上，其包括掺杂的硅，比如每立方公分掺杂约10¹⁴-10¹⁶原子的磷或砷。在实施例中，一层N-层110会覆盖在N+层105上，其包括掺杂的硅，比如每立方公分掺杂约10¹²-10¹⁴掺杂原子，透过将原生硅掺杂到每立方公分掺杂约10¹⁴-10¹⁶掺杂原子在N-层110上覆盖一层P+层115。根据相变记忆胞的一个代表实施例，N+层105会用来作为位线，而P+/N-层115/110会形成一个PN二极管作为图1中提到的隔离组件70，这些细节将会在之后作更详细的说明。

一层硅化金属层120，比如硅化钨、硅化钴、或硅化钛，会形成在P+层115上，而一层缓冲层125会形成在硅化金属层120上，此缓冲层125包括一层比如用二氧化硅构成的绝缘材料，一层氮化硅层130会覆盖在缓冲层125上。

图3是在图2的层状结构中形成沟渠140的结果剖面图。沟渠140是透过在层状结构的上表面上涂布一层光阻材料并使用光学微影步骤来图案化此光阻层来形成，接着根据光阻图案来蚀刻组成层状结构的材料，蚀刻操作可以包括比如依序进行的多道蚀刻步骤，举例来说，一道第一蚀刻步骤是一道选择性的蚀刻步骤(比如干电浆蚀刻步骤)，其中蚀刻剂对氧化物比对硅化金属有较高的选择比；第二道蚀刻步骤会移除缓冲层125中的材料；第三道蚀刻步骤会移除硅化金属层120中的材料，其为一道选择性蚀刻步骤，其中蚀刻剂对硅化金属的蚀刻选择比比对硅还要高；第四道蚀刻步骤(比如干电浆蚀刻步骤)可以用来蚀刻构成P+层115、N-层110、N+层105以及部分P型基底100的硅。

图4为在图3的结构上沉积HDP氧化物145的结果剖面图，此HDP氧化物145会填入沟渠140(图3)并覆盖氮化硅层130。图5是在HDP氧化物145上进行化学机械研磨(CMP)的结果剖面图，此CMP操作会停在氮化硅层130的上表面上。

图6的剖面图显示自图5的结构选择性移除氮化硅层130与缓冲层125的结果，此移除包括比如至少一或多道蚀刻步骤依序进行，举例来说，透过第一道蚀刻步骤使用对氮化物比对氧化物有较高蚀科选择比的蚀刻剂移除氮化硅层130，以及透过第二道蚀刻步骤使用对氧化物比对氮化物有较高蚀刻选择比的蚀刻剂来移除缓冲层125。在一种进行方式中，氮化硅层130会用热磷酸移除，移除的效果形成HDP氧化物材料145的结构形状延伸到金属硅化物层120上。

图7为在图6结构的暴露表面上沉积一层导电材料150的结果剖面图，导电材料150覆盖硅化金属材料120，藉以形成导电材料150的一个下水平部分151，导电材料150也会沉积在由HDP氧化物材料145构成的结构形状146的侧壁上，藉以形成导电材料150的垂直部分152。导电材料150的一个上水平部分153会覆盖由HDP氧化物材料145构成的结构形状146，导电材料150的垂直部分152以及下水平部分151会在本方法之后的步骤中用来形成用于如图1所示的相变记忆胞55的下电极65。根据一般的实施例，导电材料150包括多晶硅或是比如TiN、TiAIN、Ta、TaN或TiW的金属，是用比如化学气相沉积(CVD)或物理气相沉积(PVD)的制程沉积而成，在一般例子中沉积的导电材料150厚度范围约为50埃至500埃，而在提到的实施例中沉积的厚度为100埃。

在导电材料150放置一层氧化物层155的结果的剖面如图8所示，氧化物层155包括根据一示范实施例的二氧化硅，且一般沉积是用CVD制程。根据提到的实施例，氧化物层155会均匀的覆盖结构大致所有暴露出来的表面到约300埃至3000埃的厚度，氧化间隙壁156(图9)可以透过在图8的结构上进行一道非等向性蚀刻来形成，非等向性蚀刻会在垂直方向上进行以移除氧化物层155(图8)的水平部分，而留下剩余的氧化物间隙壁156，如图9所示，覆盖导电材料150的垂直部分152以及下水平部分151的一部分。在提到的例子中，氧化物层155的所有水平放置区会被比如反应性离子束对着基底往下的蚀刻，在非等向性蚀刻步骤中比如压力与电源的特性可以变化以相对于角度加速垂直的离子，在提到的实施例中，图9中剩余的氧化物间隙壁156会成圆形或曲形，并作为一般在HDP氧化物材料145的形状结构146之间定义的窄开口。

参照图10，沟渠160接着会形成在图9的结构中，沟渠160可以透过使用氧化物间隙壁作为硬罩幕然后根据氧化物间隙壁的图案蚀刻来产生，蚀刻操作可以包括比如多道依序进行的蚀刻步骤。举例来说，第一道蚀刻步骤会移除硅化金属层120中的材料，其为一道选择性蚀刻步骤，其中蚀刻剂对导电材料150比对硅以及对氧化物有较高的选择比，以藉以顺利的移除导电材料150暴露出来的下水平部分151；用来移除硅化金属层120中的材料的第二道蚀刻步骤是一道选择性蚀刻步骤，其蚀刻剂对硅化金属比对硅以及对氧化物有较高的选择比；第三道蚀刻步骤会用来蚀刻构成P+层115、N-层110、N+层105、以及部分P型基底100的硅，此时会继续使用图案化的光阻与氧化物间隙壁156作为罩幕。

沟渠160的形成具有建立由N+层105构成的自动对准位线106-109的效果，根据实施例，位线106-109延伸方向会垂直于也就是进入到图式的平面。

接着请参照图11的剖面图，是为透过在氧化物间隙壁156以及导电材料150的上水平部分153上以及沟渠160(图10)中形成HDP氧化物165来修正图10的结构。图12是在图11的结构上进行一道CMP操作的结果剖面图，CMP操作会移除一部分个HDP氧化物165，一部分的氧化物间隙壁156、以及导电材料150的上水平部分153(图11)，导电材料150的上水平部分153的移除会暴露出导电材料150的垂直部分152的表面154，暴露表面154可能包括在制程的后续步骤中的相变记忆胞之下电极，其具有一宽度W，在一实施例中可以用导电材料150的结构层的厚度来决定，请注意宽度W可以作为相变材料190(图20)以及下电极的暴露表面154之间接触的一第一尺寸，跟光学微影制程的参数无关，请参照上述的图7，宽度W也就是导电材料150的结构层的厚度范围为50埃至500埃。

图13为一剖面图，显示在图12的组件上沉积一层二氧化硅170以及一层氮化硅175的结果，根据一般的例子，二氧化硅170可以用CVD制程沉积到约100埃至500埃的厚度，在提到的实施例中，二氧化硅层的厚度约为300埃，在提到的实施例中氮化硅材料175会覆盖二氧化硅170，氮化硅材料175可以用CVD制程沉积到约1500埃的深度。

图14为一剖面图，介绍使用已知技术在图13的结构上图案化与蚀刻结构层的结果，以暴露出位线107，图14是沿着图13的线段14-14’的剖面来看，图案化与蚀刻过程可以包括依序进行多道蚀刻步骤，如上所述，此蚀刻步骤会形成结构层的堆栈，对应图1的相变记忆胞55的构件。

HDP氧化物180接着会沉积在图14的结构上，已得到如图15所示的架构，HDP氧化物180会提供图14的结构层堆栈之间的隔离。参照图16，进行一道CMP步骤以自氮化硅175的结构层的上表面上移除过多的HDP氧化物180。

氮化硅175的结构层接着会被移除，如图17所示，根据一实施例，二氧化硅170的结构层(图16)也会被移除，通常氮化硅175会被一道蚀刻步骤移除，其蚀刻剂对氮化硅比对HDP氧化物有较高的选择比，一道第二蚀刻步骤可以使用一种对二氧化硅比对HDP氧化物以及对形成在下电极表面154上的材料有更高选择比的蚀刻剂，氮化硅175与二氧化硅170结构层的移除暴露出HDP氧化物形状结构181，其上表面会位在下电极的表面154上，下电极的表面154具有一个第二尺寸对应到结构181之间的距离。

透过首先沉积一层氮化硅材料185于表面154上以及HDP氧化物结构181的上表面与侧壁之上，将氮化硅间隙壁形成在表面154的区域上，氮化硅材料185是用一道CVD制程沉积至约500埃至1500埃的厚度，接着利用一道采用对氮化硅比对构成下电极材料有更高选择比的蚀刻剂的非等向性蚀刻步骤来移除氮化硅185的水平部分，在图19中成圆形或曲形的氮化硅间隙壁186会留在HDP氧化物结构181的侧壁上以及在下电极的表面154的区域上，下电极表面154的一部分会在此过程中暴露出来，此部分具有一暴露长度L，由氮化硅间隙壁186之间的距离来决定，如图19所示。虽然在没有使用氮化硅间隙壁186的实施例，暴露长度L可以等于第二尺寸，一般暴露长度L会小于上面提到的第二尺寸。

图20提到在图19的结构上沉积一层相变材料190的结果，包括一种硫硒碲玻璃材料的相变材料190可以用CVD或PVD制程沉积，到一深度比如为100埃至1000埃，而提到的例子中其深度为500埃。请注意相变材料190会与下电极的表面154接触超过距离L，距离L是由上述的氮化硅间隙壁186之间的距离来控制，接触是自动对准的方式，其中相变材料190的结构层会透过沉积覆盖在下电极的整个暴露表面154上，氮化硅间隙壁186的尺寸是由图18中提到的氮化硅层185的厚度来控制，特别的是氮化硅间隙壁186的尺寸跟光学微影制程的参数没有关是，在一般的例子中，使用氮化硅间隙壁186来控制暴露长度L形成的L值范围由100埃至1000埃，一般的L值约为300埃。

接着在相变材料190上沉积一层金属195，金属195比如为钨、铜或铝/铜合金构成，可以使用一道CMP制程来移除延伸到HDP氧化物180的上表面的金属层195部分，如图21所示，金属层195没有被移除的部分会形成与相变材料接触的字符线196与197。

图21与22介绍本发明制作的相变记忆胞的一种实施例，这些图示的剖面图简要的提到这些相变内存构件191与192次如何用此制程形成，相变内存构件191与192比如用硫硒碲玻璃材料构成，每个会在相变材料190(图20)以及下电极的表面154之间形成一个接触，每个接触的长度为L，就是硅化金属间隙壁186之间的距离，相变材料190(图20)会与表面154接触超过距离L，回想接触的第一尺寸为W，就是表面154的宽度(图12、13与22)，接触的截面积为L×W，在一般的例子中，截面积会小于4F²，这是对应到使用的技术的最小尺寸特征。

图21与22中介绍的各种结构层可以对应到选自图1中的一般记忆胞的数组，举例来说，表1可以用来表示在图1中提到的相变记忆胞55以及图21与22中的结构部份之间相对应的一个例子。

表1

  图1  图21与22  位线80  位线107  隔离组件70  P+/N-层115/110以及硅化金  属层120  下电极65  导电材料150、下水平部分  151、垂直部分152、以及表面154  相变内存构件60  相变内存构件191  字符线90  字符线196

特别的是，位线80(图1)可以对应到位线107，相变记忆胞55的隔离组件70(图1)在实施例中是由N-层110以及P+层115构成，硅化金属层120会提供作为隔离组件170的P+层115与下电极65(图1)之间的接触，下电极65(图1)是由具有下水平部分151、垂直部分152、以及表面154的导电材料150构成，相变内存构件60(图1)对应到比如放置在导电材料150的表面154以及字符线196之间的相变内存构件191，字符线196可以对应到字符线90(图1)。

比如对应到相变内存构件191的相变内存构件可以透过施加适当的电压于字符线与位线之间加以操作，也就是对应到相变内存构件191的相变内存构件可以透过在比如位线107以及字符线196之间施加适当的电压来加以操作。同样的，对应相变内存构件192的相变内存构件可以在位线107与字符线197之间施加适当的压力来操作。

图23为设定与重设定相变记忆胞的温度曲线图，图表中温度是用垂直轴表示，时间用水平轴表示。相变记忆胞可以重设定，也就是透过施加一个非晶态脉冲电流，根据非晶态重设定曲线200改变在相变记忆胞之内的相变内存构件的温度，可以让相变记忆胞处于一个非晶态状态下，非晶态重设定曲线200会让相变内存构件的温度由一个周围温度Ta 220上升到最大温度T_m 240，且然后维持在一个中间温度T_x 230一段时间t₁。参照图21，透过在位线107与字符线196之间施加非晶态脉冲，让对应相变内存构件191的相变内存构件处于非晶态。

T_a 220、T_m 240与T_x 230的值分别为室温、摄氏150度、以及摄氏630度，时间区间t₁的范围为0.1ns至20ns，而t₂的范围约为60ns至100ns。

综上所述，熟习此技艺者可了解本发明提供的方法可以用于在集成电路中制作相变内存组件，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，仍属于本发明的技术方案内。