为存储器内建自测试提供灵活模块冗余分配的方法和设备

摘要

一种为冗余随机存取存储器的存储器内建自测试提供灵活的模块冗余分配的方法和设备。所述设备包括第一冗余支持寄存器，所述第一冗余支持寄存器包括接收测试中的存储器中的单元的地址和与必须修复修理元件相关的数据的输入端。所述地址包括所述单元的行向量和列向量。第一冗余支持寄存器还包括传送所述地址和数据的输出端。所述设备还包括第二冗余支持寄存器，所述第二冗余支持寄存器包括从第一冗余支持寄存器的输出端接收所述地址和数据的输入端。第二冗余支持寄存器的每个输入端与第一冗余支持寄存器的每个输出端一一对应。所述设备还包括提供第一冗余支持寄存器和第二冗余支持寄存器的模块化实现的分配逻辑装置。

说明书

技术领域

本发明涉及集成电路芯片测试，更具体地说，涉及用于冗余SRAM的存储器内建自测试的灵活模块冗余分配逻辑。

背景技术

为了借助阵列内建自测试(ABIST)测试随机存取存储器(RAM)宏模块(macro)，例如具有用于消除故障的冗余元件的静态随机存取存储器(SRAM)宏模块，来自所述阵列的数据通常被与自测试ABIST功能产生的预期数据比较。为此，ABIST电路被用于地址和数据的向量生成，随后的比较电路被用于提供与存储器阵列或者测试中的器件的每个数据输出对应的比特式故障向量(bit wise fail vector)。这种附加电路或者被嵌入SRAM中，或者设置在周围的逻辑电路中。

所述故障向量，或者确定发生了故障的情形随后被处理，以确定利用测试中的存储器阵列的冗余元件/电路是否能够修复所述故障。建立用于消除故障的冗余元件配置的这种处理通常由测试中的组件的各种测试仪器设备和外围的计算机软件分析“在片外”操作，如2003年7月15日颁发的美国专利No.6594788，“Method of Analyzing a Relief of FailureCell in Memory and Memory Testing Apparatus Having a Failure ReliefAnalyzer Using the Method”；和1998年8月4日颁发的美国专利No.5790559，“Semiconductor Memory Testing Apparatus”中所述。

类似地，包含大型记忆体储存器(例如，储存器等于目标存储器阵列)的设备可被用于利用冗余电路支持存储器集成电路(IC)测试，如1994年8月9日颁发的美国专利No.5337318，“Memory IC Testing ApparatusWith Redundancy Circuit”中所述，该专利描述一种处理和确定目标存储器阵列的可修性的设备。

通常根据存储器阵列宏模块的总体大小，寻址配置和提供的数据输出的数目，可按照多种配置提供存储器阵列冗余元件。存储器阵列可被看作三维的二进制存储元件：考虑行维和列维来描述存储单元的阵列，该存储单元阵列可被复制，从而提供多个数据输入/输出位，每个数据输入/输出位由存储单元的二维阵列构成。这里为了出于背景目的对类别进行概括，DRAM宏模块(归因于大量的存储器位)通常将包含多列字可寻址冗余元件。即，既提供备用的多行存储单元又提供备用的多列存储单元，以便消除制造缺陷，它们均横越存储器阵列的全部数据输入/输出插针。SRAM宏模块通常总体尺寸较小，并且由于需要更大的存储单元，因此通常被设置较少的备用元件，尽管这些元件可被设置成列可寻址和行可寻址元件。事实上，由于高速SRAM宏模块的列可寻址元件通常较少，因此就存储器阵列单元的总数来说，列可寻址备用或冗余元件变得昂贵。于是，通过提供备用数据输入/输出或者单元的数据位组的一部分，能够提供列备用元件的第二方案，如2004年3月31日提交的专利申请序列号No.10/814719，“Skip Over Redundancy Decode with Very LowOverhead”中公开的那样，该专利申请在此整体引为参考。更一般的情况是减少修复动作的数目，或者把冗余元件只局限于单维的行可寻址或列可寻址元件。

在1999年1日12日颁发的美国专利No.5859804，“Method andApparatus for Real Time Two Dimensional Redundancy Allocation”中描述了对二维冗余分配的支持，该专利公开一种置于单一半导体芯片上的阵列内建自测试(ABIST)系统。该芯片提供一种具有多个列线和多个行线的存储器阵列，和至少一个冗余列线及至少一个冗余行线，同时存储单元在线的交点与线耦接。该专利从而描述一种在形成于半导体芯片上的阵列内建自测试(ABIST)环境中提供的方法和设备，所述半导体芯片具有按照行列排列的存储单元的阵列和列冗余线及行冗余线，所述方法包括沿着各列测试所述阵列，从而在每列中识别指定数目的缺陷存储单元，把具有指定数目的缺陷存储单元的列地址保存在第一寄存器中，进一步沿着各列或各行测试所述阵列，识别任何另外的缺陷存储单元，同时掩蔽具有保存的列地址的存储单元，并把具有缺陷存储单元的行地址保存到第二寄存器中，直到所有第二寄存器保存行地址为止，在所有第二寄存器保存行地址之后，继续测试所述阵列，同时掩蔽具有保存的列地址或行地址的存储单元，并把任何剩余的另外的缺陷存储单元的列地址保存在第一寄存器中的任何未用寄存器中。

于是，需要一种减少建立具有冗余元件的存储器阵列的可修复配置的逻辑和过程的复杂性，从而减少所需的测试时间和成本的途径。另外需要一种降低测试比较和处理的电路开销的途径，所述测试比较和处理确定用于消除具有冗余电路的存储器阵列的故障的冗余元件配置。

发明内容

通过提供一种为冗余随机存取存储器的存储器内建自测试提供灵活的模块冗余分配的方法和设备，克服了现有技术的缺点，并且提供了另外的优点。所述设备包括第一冗余支持寄存器，所述第一冗余支持寄存器包括接收测试中的存储器中的单元的地址和与必须修复(must fix)修理元件相关的数据的输入端。所述地址包括所述单元的行向量和列向量。第一冗余支持寄存器还包括传送所述地址和数据的输出端。所述设备还包括第二冗余支持寄存器，所述第二冗余支持寄存器包括从第一冗余支持寄存器的输出端接收所述地址和数据的输入端。第二冗余支持寄存器的每个输入端与第一冗余支持寄存器的每个输出端一一对应。所述设备还包括提供第一冗余支持寄存器和第二冗余支持寄存器的模块化实现的分配逻辑装置。

这里还公开和主张与上面概述的设备对应的方法。

通过本发明的技术，实现其它特征和优点。这里详细说明了本发明的其它实施例和方面，所述其它实施例和方面被看作要求保护的本发明的一部分。为了在优点和特征方面更好地理解本发明，参见下面的说明和附图。

附图说明

当说明书完结时，在权利要求中特别指出并且明确主张被认为是本发明的主题。结合附图，根据下面的详细说明，本发明的前述及其它目的，特征和优点是明显的，其中：

图1图解说明现有技术中，由存储器阵列测试系统支持元件表现的典型ABIST实现及所述支持元件的配置；

图2图解说明现有技术中的ABIST元件配置的另一种变化，它包括用于支持二维存储器阵列冗余分配的元件；

图3图解说明例证实施例中的包括冗余支持寄存器设备的ABIST元件配置；

图4图解说明例证实施例中的冗余支持寄存器模块的分组及其元件；

图5是描述例证实施例中实现冗余支持寄存器设备的过程的流程图；

图6图解说明例证实施例中设备采用的冗余支持寄存器逻辑装置。

详细说明将参考附图，举例说明本发明的优选实施例，以及优点和特征。

具体实施方式

本发明的设备集成冗余分配寄存器和相关的比较逻辑装置(这里也称为冗余支持寄存器模块)，所述比较逻辑装置被用作从测试中的存储器阵列捕捉故障的基本元件或模块。根据例证实施例，就最终可能需要的修复的类型(例如行或列)来说，冗余支持寄存器最初是非特定的，并且对于存储器阵列中，故障区域包含在可能的备用行元件和备用的列元件的交点内的缺陷情况来说，只保存交点的地址就足够了。

冗余分配寄存器还包含标志位和用于比较其内容与来自存储器阵列的后续故障的地址，从而查明故障的唯一性和/或相合性(congruency)的比较逻辑。确定唯一性将导致对于该故障后续的冗余分配模块被装入。非唯一故障指的是整个包含在保存的元件地址的交点内的当前故障。相合性确定后续故障是否被包含在和初始的或在前的故障相同的列或行中。肯定的相合性确定导致恰当标志的设置(例如必须修复行或必须修复列)。这些模块随后被堆叠，从而累积测试中的存储器阵列的多个故障区，而不需要任何预先筛选或多维计数器来累积故障。

当与用于地址和数据的测试向量生成的传统自测试引擎(例如ABIST)，和用于提供与存储器阵列(或者测试中的器件)的每个数据输出对应的比特式故障向量的后续比较电路结合时，本发明的设备提供一种用于测试具有用于消除故障的冗余电路的存储器阵列的内建片上原位(insitu)高速测试系统。

图1表示由存储器阵列测试系统支持元件表现的典型ABIST实现及它们的配置。根据测试中的存储器阵列102的结构内的行寻址和列寻址，这里描述的冗余分配支持是(但不限于)二维的。可存在由冗余支持寄存器106支持的多个冗余行和列元件。自测试引擎104提供确定性的阵列测试模式(pattern)107。比较功能块(function)108把预定的数据向量110和存储器阵列输出112作为其输入。它提供总的通过/失败结果信号114，所述结果信号114与来自测试引擎104的选通控制116一起被用于控制冗余支持寄存器106建立实时冗余分配。

图2表示了ABIST元件配置的另一种变化，支持元件被再次用于(但不限于)支持二维存储器阵列冗余分配。这里的例外在于在存储器阵列结构202内可存在多行，这里将被称为列组元件。这些列组元件不被存储器阵列列寻址独自选择，而是整个或者部分地与数据输入/输出元件相符。

在图2中所示的配置中，冗余/可修复元件维之一对应于整个或部分的阵列输入/输出(I/O)。比较元件204不再把测试结果压缩成单一的通过/失败信号114，而是向每个存储器阵列数据输出212提供单独的结果信号214。检测/编码电路元件206从而被用于首先通过用信号通知有且仅有一个可修复元件发生故障，随后提供将由二维冗余支持寄存器208处理的编码表示210或者“有效”地址，确定存储器阵列故障可修性。再一次，冗余元件分配寄存器208并不需要全部的存储器阵列寻址位，相反只需要那些足以唯一地描述/寻址冗余元件调用的那些存储器阵列寻址位。

根据例证实施例，图3中表示了包括冗余支持寄存器设备的ABIST元件配置。这里将关于现有的ABIST实现，例如在下面提及的并在此整体引为参考的专利中描述的那些ABIST实现，说明本发明的优选实施例，所述专利包括美国专利No.5633877(Huott)，题为“Programmable Built-InSelf-Test Controller for Arrays”，1999年10月5日颁发的美国专利No.5961653(Kalter等)，题为“Processor based BIST for an EmbeddedMemory”，和1996年7月9日颁发的美国专利No.5535164(Adams)，题为“BIST Tester for Multiple Memories”，并且将进一步将此引用为ABIST测试引擎，其中Kalter等描述具有嵌入逻辑中的DRAM的集成芯片由面向原位处理器的BIST宏模块测试。BIST具备两个ROM，一个用于保存测试指令，另一个(它是可扫描的)为保存在第一个ROM中的测试指令提供排序，以及分支和循环能力。另外，BIST宏模块具有监视DRAM内的故障，并且替换发生故障的字和/或数据线的冗余分配逻辑装置部分。通过以0.5mb的增量把DRAM堆叠到最大4.0mb，或者以10.0的增量把DRAM堆叠到最大8mb，所有一切都由BIST宏模块控制和测试，可以实现具有高级粒度的定制芯片设计，并且可使之适合较大ASIC内的具体应用的要求。

ABIST比较功能块308可被用于实现存储器阵列宏模块302的数据输出buss 312(例如数据输出0:N)和来自ABIST测试引擎304的预期数据buss 310(例如0:N)的N位比较。如果逐个周期地发生了任何误比较，那么总的ABIST错误检测随后可被实现成N-way逻辑‘OR’确定。错误信号或者误比较也被称为“rtfail”或者实时故障信号。对于具有二维冗余的存储器阵列应用，一维关于行寻址，第二维关于跨越存储器阵列的一个或全部数据位的列寻址，从而该比较结果buss 306或者总的错误检查提供故障和位置的充分确定，以便把结果传播给冗余支持寄存器设备314。

对于具有二维冗余的存储器阵列应用，一维关于行寻址，第二维关于列寻址和/或全部或部分的存储器数据输出(这里称为列组)，从而，比较结果buss 306和总的错误检查需要和图2中所述的类似的额外处理，以便提供故障和位置的充分确定，从而把结果传播给冗余支持寄存器设备314。这种额外处理可采取检测一个或多个存储器数据输出是否发生故障，并把发生故障的数据输出位编码成故障数据输出的简化型二进制地址表示的形式。如果同时发生故障的数据输出的数目超过了在存储器阵列302内设置的列组可修复或冗余元件的数目，那么断言一个附加信号316，这里该信号被称为多位或‘必须修复行’信号。

现在参见图4，说明包含冗余支持寄存器模块的分组的冗余支持寄存器设备400，所述冗余支持寄存器模块包括接口连接。如图4中所示，冗余支持寄存器设备包含模块M₁-M_x，X指的是设置在存储器阵列内的冗余元件的数目，不过它并不局限于该数目(例如，另外的模块可被用于数据收集和半导体存储器阵列产量(yield)管理和诊断等)。

至此，已详细说明下述信息可用作给冗余支持寄存器的冗余分配逻辑装置的输入：总的故障信号或‘实时故障’信号，多位或‘必须修复行’信号(如果需要的话)，来自ABIST测试引擎的阵列结构内的测试中单元的流水线式(pipelined)地址，和来自ABIST比较功能块的故障数据输出的‘编码’地址。要明白引用的流水线式地址信号buss由行寻址信号向量(这里定义为0:R)和列寻址信号向量(0:C)构成。行和列地址向量方面的这种差别将被用在冗余分配逻辑装置内的独立比较结构中。

类似地，第一个冗余支持寄存器模块M₁的冗余分配逻辑装置的输出是这样的，使得与输入存在一一对应关系：故障信号或‘实时故障’信号，多位或‘必须修复行’信号，测试中的单元的地址，和来自ABIST比较功能块的故障数据输出的‘编码’地址。于是，将示出这里在例证实施例中提出的冗余分配逻辑装置被实现成模块冗余支持寄存器，因而能够被如此堆叠，或者链接在一起，从而形成和存储器阵列冗余元件所要求的一样深的多个配置，或者可被补充，从而提供和测试中的存储器阵列的故障消除有关的附加诊断信息。冗余支持寄存器的这种模块配置还为模块中间的流水线寄存器的很高性能创造了条件，并且降低了与现有解决方案相关的二维冗余分配逻辑装置的整体复杂性。

冗余支持模块被构造成提供测试中的存储器阵列单元(location)的完整地址，故障数据位的编码地址表示，把寄存器项(entry)标记成已使用的装入或启用位，寄存器内的两个附加的标志位的存储，所述寄存器内的两个附加的标志位提供关于存储器阵列内所需的故障消除的性质的“必须修复”信息，即，或者需要必须修复列元件修理，或者需要必须修复行元素修理。如果在测试过程中这两个标志位都未被设置，并且模块装有和存储器阵列内需要消除的故障相关的地址项，那么为存储器阵列的总的冗余修理解决方案的未来计算保持灵活性，或者维修复(dimensional repair)可被调用，从而获得故障消除，而不存在来自该设备的限制存储器阵列内的后续故障消除的在先分配。

为了检查冗余支持寄存器(或模块)及其相关的冗余分配逻辑装置的操作，在图5的流程图中给出和说明了包含几个模块的一个实施例或实现的操作的概述。冗余分配逻辑装置允许来自存储器阵列的ABIST测试的出现(incoming)的故障在提出的功能块的第一模块或寄存器(例如M₁)中被完全捕捉。ABIST测试期间的任何后续故障(不论是起因于缺陷单元的反复存取期间的相同故障，还是来自在测试序列的过程期间被激活的其它缺陷存储器阵列单元)随后被提供给该第一冗余支持寄存器，以便与其内容比较。比较该后续或新故障与第一个保存的故障，从而确定它是否被包含在行可修复元件内(冗余元件并不限于单行，而是可跨越多行)。另外还进行比较以确定出现的故障是否被就列可修复元件而论的第一故障包含或者与所述第一故障相似(冗余列元件并不局限于单列，而是可跨越多列)。

现在参见图5，说明在例证实施例中实现冗余支持寄存器模块的过程。在步骤502，测试引擎304开始测试序列。测试的结果被比较，以便确定是否发生了故障。如果在步骤504发生了故障，那么在步骤506，故障数据被捕捉到第一个冗余支持寄存器模块M₁中，过程继续进行，从而进行另外的测试。如果未发生故障，那么测试继续进行。当在步骤504检测到第二个故障时，在步骤506把第二个故障提供给第一个冗余支持寄存器模块M₁。在步骤508比较这两个故障。

假定这些比较的结果是肯定的，即出现的故障包含在冗余行元件和冗余列元件的交点的范围内，那么保存的值足以消除存储器阵列的故障，不采取任何进一步的动作，即在步骤510，没有任何另外的冗余支持寄存器被装载。

假定行地址比较的结果是肯定的，但是列地址(列和/或数据输出)的比较结果是否定的，这指示出现的故障沿着相同的行可修复元件，但是跨越多个列可修复元件。一般情况下，本优选实施例会规定在步骤512启用冗余分配逻辑装置的故障输出，在步骤514引导新的出现的故障被装入第二个冗余支持寄存器。这足以允许以单行元件替换，或者多列元件替换为基础的用于存储器阵列内故障消除的冗余解决方案计算纠正存储器阵列内的缺陷情况。在存储器阵列内只设置单列可修复元件的特定情况下，行元件缺陷匹配情况足以在步骤518设置上面提及的‘必须修复’行标志位，在步骤519产生用于消除故障的存储器阵列的强制冗余行修复元件替换。在出现的故障还具有一个多位信号或多位wordfail(信号316的情况下，断言(assert)高电平，指示同时发生故障的数据输出的数目超过了设置的列组可修复或冗余元件的数目，随后在冗余支持寄存器模块的初始装载时，设置“必须修复”行标志位。当出现的故障同样具有断言的信号316，并且与已被装载的寄存器的行地址比较的结果是肯定的时，那么已被装载的寄存器的“必须修复”行标志位被设置，对于该故障，任何另外的冗余支持寄存器不被装载。

假定列地址比较的结果是肯定的，但是行地址比较的结果是否定的，那么出现的故障沿着相同的列可修复元件，但是跨越多个行可修复元件。这种情况下，本优选实施例会规定在步骤520启用“必须修复”列标志位，指示对于存储器阵列的故障消除来说，需要一个列修复元件。并不局限于此，本实施例会改为启用冗余分配逻辑装置的故障输出，引导该新的出现的故障被装入第二个冗余支持寄存器中。这足以允许以多行元件替换，或者单列元件替换为基础的用于存储器阵列内故障消除的冗余解决方案计算在步骤522纠正存储器阵列内的缺陷情况。在存储器阵列内只设置单行可修复元件的特殊情况下，列元件缺陷匹配情况足以设置上面提及的‘必须修复’列标志位，在步骤524产生用于消除故障的存储器阵列的强制冗余列修复元件替换。

假定行地址比较和列地址(列和/或数据输出)比较的结果都是否定的，那么出现的故障与保存的故障完全分离。这种情况下，本优选实施例规定在步骤526启用冗余分配逻辑装置的故障输出，在步骤528引导新的出现的故障被装入第二个(或者随后的)冗余支持寄存器中。

如同关于最初提出的冗余支持寄存器模块，以及相关的冗余分配逻辑装置的操作说明的一样，后续的寄存器被链接在一起，形成按照相同方式操作的冗余分配模块的完整系统，如图4中所示。按照相似的方式一致地处理在存储器阵列结构的ABIST测试期间遇到的任何故障。第一个故障总是被装载到第一个寄存器中。所有后续故障被处理并与该第一寄存器项比较。与第一寄存器项分离的任何故障随后被传送给第二寄存器项。与第二寄存器项分离的所有故障随后被传送给第三寄存器项。通过各个寄存器项顺次处理所有故障，提供需要故障消除的所有存储器阵列缺陷的全面增加。于是，图5中描述的过程代表冗余分配模块内的活动，并对每个模块被重复或者重新进入，如图4中所示，直到模块Mx为止(400)。

在例证实施例中，通过利用例如保存的故障buss或者如同这里所述，把寄存器的LSSD扫描用于片上或片外设施，冗余支持模块中的故障单元的存储可用于经由寄存器的直接读取的检索。从而通过首先使用“必须修复”元件修理，随后把剩余元件的直接分配用于在存储器阵列内找到的剩余故障，易于计算存储器阵列的故障消除的冗余元件解决方案。

现在参见图6，图6表示了提出的冗余支持寄存器模块的一个优选具体实现，包括用于捕捉存储器阵列内要求消除的故障的寄存器存储元件，和提供“必须修复”行和列标志的确定和存储，以及作为分配的一部分的后续冗余支持寄存器的启动的冗余分配逻辑装置。所提供的细节表明(但是并不限于)为必须修复行或列冗余元件提供专用标志，即寄存器模块内的必须修复行标志集的逻辑配置把列标志排除在设置之外，反之亦然。如果在存储器阵列内遇到的其它故障证明行和列元件必须修复修理的存储是正确的，那么将使用另外的冗余支持模块。另外如果遇到存储器阵列内的这种故障，那么最好(但是并不要求)提供模块内的冗余分配逻辑的逻辑配置，所述逻辑配置允许既设置行必须修复标志，又设置列必须修复标志，从而更有效地把存储器阵列故障消除的必需信息保存在一个冗余支持寄存器模块内。

可用软件、固件、硬件或者它们的某一组合实现本发明的功能。

作为一个例子，本发明的一个或多个方面可被包括在具有例如计算机可用介质的制造产品(例如一个或多个计算机程序产品)中。所述介质中包含例如提供并便于实现本发明的功能的计算机可读程序代码单元。所述制造产品可被包括为计算机系统的一部分或者单独销售。

另外，能够提供至少一个机器可读的程序存储装置，所述程序存储装置有形地包含可由机器执行，从而实现本发明的功能的指令的至少一个程序。

这里描述的流程图只是例子。在不脱离本发明的精神的情况下，可对这里描述的这些图或步骤(或操作)做出许多改变。例如，可按照不同的顺序执行这些步骤，或者可以增加、删除或修改步骤。所有这些变化都被认为是要求保护的发明的一部分。

虽然说明了本发明的优选实施例，但是本领域的技术人员会明白现在和未来都可做出落入下述权利要求的范围内的各种改进和提高。这些权利要求应被解释成维持最初描述的本发明的适当保护。