低功耗无ROM查找表相位幅度转换器

摘要

本发明涉及低功耗无ROM查找表相位幅度转换器，属于集成电路相位幅度转换器领域。该转换器包括条件求反单元、控制信号生成器、输入数据锁存器、由K个相位幅度转换逻辑模块组成的相位幅度转换逻辑单元、多路选择器和一个N比特加法器；控制信号生成器的输入端和条件求反单元输出端相连；输入数据锁存器的输入端分别与条件求反单元输出端、输入相位的第二比特位及控制信号生成器输出端相连；相位幅度转换逻辑单元输入端和输入数据锁器的输出端相连；多路选择器的输入端与所述的相位幅度转换逻辑单元的输出端及控制信号生成器的输出端相连；N比特加法器输入端和多路选择器输出端相连。本发明在大幅度降低动态功耗的同时，还可工作于较高速度。

说明书

技术领域

本发明属于集成电路相位幅度转换器设计技术领域，特别涉及一种应用于直接数字频率合成器及其它正(余)弦波信号生成的低功耗无ROM查找表相位幅度转换器设计。

背景技术

应用于直接数字频率合成器及其它正(余)弦波信号生成的正(余)弦波信号相位幅度转换器通常是基于ROM查找表结构；为减小ROM查找表的规模，通常是经过压缩算法以减小ROM查找表规模；一个典型的基于ROM查找表结构的正(余)弦相位幅度转换器结构如图1所示，输入相位连接到2的求补器的输入端，进行一次幅度映射，其输出作为查找表ROM的地址连接到查找表ROM的地址输入端，查找表ROM所存贮的数字值并不是所对应于相位点的正(余)弦波形幅度值，查找表ROM的输出连接到幅度重构算术运算单元的输入端，经幅度重构算术运算单元进行幅度重构后得到对应输入相位点的半波正(余)弦波形的数字幅度，和第一比特位一起连接到数字幅度输出端。这种ROM查找表结构相位幅度转换器的主要缺点有：合成较高质量的正(余)弦波信号，需要较高的数字幅度精度，这样需要较大的查找表ROM容量，大容量的查找表ROM不仅带来较大的面积和功耗，且会降低系统的最高工作速度，降低输出正(余)弦波信号带宽。

发明内容

本发明的目的是为了克服传统的基于ROM查找表结构的相位幅度转换器因使用大容量的ROM查找表带来的性能下降的缺点，提出一种低功耗无ROM查找表结构相位幅度转换器，用纯逻辑运算模块代替查找表ROM，有效降低了功耗，同时，所设计的电路可以工作于较高的速度。

本发明的低功耗无ROM查找表相位幅度转换器，其特征在于，包括条件求反单元、控制信号生成器、输入数据锁存器、由K个相位幅度转换逻辑模块组成的相位幅度转换逻辑单元、多路选择器和一个N比特加法器；其连接关系为：所述的条件求反单元的输入端和M比特输入相位的后M-1比特位相连；所述的控制信号生成器的输入端和所述的条件求反单元输出的M-2比特数字位中的前a比特相连；所述的输入数据锁存器的输入端分别与所述的条件求反单元输出端M-2比特数字位中的后M-2-a比特位、输入相位的第二比特位及所述的控制信号生成器的K比特输出端相连；所述的相位幅度转换逻辑单元内的K路输入端分别和所述的输入数据锁器的K路b+c+1比特长度的输出端相连；所述的多路选择器的K路输入端分别与所述的相位幅度转换逻辑单元中的K路N、L比特长度的输出端及所述的控制信号生成器的K比特输出端相连；所述的N比特加法器输入端和多路选择器的N、L比特长度输出端相连；N比特加法器的输出端和输入相位的第一比特位连接一起作为本转换器的幅度输出端。

本发明所采用的技术方案的原理为：本发明将已有的ROM查找表功能用相位幅度转换逻辑单元实现；在逻辑运算模块中使用四分之一周期映射算法和三角分解近似算法，对逻辑运算模块进行压缩，降低逻辑运算模块的规模；四分之一周期内的相位幅度逻辑运算利用三角分解近似算法的分段非线性插值特性，实现了对逻辑运算模块的分块功耗管理，降低逻辑运算单元的动态功耗；输入相位的第二比特位用于四分之一周期的幅度运算，减小了条件求反运算实现对第一象限到第二象限映射带来的幅度误差，提高输出信号的无失真动态范围。

本发明的有益效果是，该结构在大幅度降低动态功耗，同时，还可工作于较高速度。

附图说明

图1是传统的ROM查找表结构相位幅度转换器结构图；

图2是本发明的低功耗无ROM查找表相位幅度转换器实施结构图；

图3是本发明的输入数据锁存器实施结构图；

图4是本发明的一路相位幅度转换逻辑模块实施结构图；

图5是图2所提出的结构在采用12比特输入相位，10比特输出幅度的实施例合成136.35MHz正弦波信号的频谱。

具体实施方式

下面结合附图对本发明和实施例进一步说明。

本发明的低功耗无ROM查找表相位幅度转换器的一种实施例，其结构如图2所示，在图2中，本实施例的正弦波低功耗无ROM查找表相位幅度转换器10由条件求反单元12、控制信号生成器14、输入数据锁存器16、相位幅度转换逻辑单元20、多路选择器30及N比特加法器40组成；图中，M比特输入相位，除去前两个比特(M-2比特)相位连接到条件求反单元12的输入端，同时连接到条件求反单元12输入端的还有输入相位的第二比特位(2MSB)；条件求反单元12的输出端的前a比特位连接到控制信号生成器14的输入端，其余M-a-2数字比特位(b+c)和输入相位的第二比特相位一起连接到数据锁存器16的输入端；控制信号生成器14生成K比特控制信号分别连接到输入数据锁存器和多路选择器的控制信号输入端；相位幅度转换逻辑单元20由K路相位幅度转换逻辑模块22，24，26…组成，输入数据锁存器16的K路b+c+1比特长度的输出端分别连接到相位幅度转换逻辑单元20的K个子模块22，24，26…的输入端，相位幅度转换逻辑单元20中K路相位幅度转换逻辑模块22，24，26…的N、L比特长度的输出端连接到多路选择器30的K路输入端，多路选择器30的N、L比特长度输出端连接到N比特加法器40的输入端；N比特加法器40的输出端和输入相位的第一比特相位连接一起作为本实施例的幅度输出端。

本实施例的工作原理是：M比特输入相位中的后M-2比特相位输入到条件求反单元12，在第二比特位的控制下进行条件求反运算，当第二比特位为高电平时，条件求反单元12输出信号为M-2比特相位求反信号，反之，条件求反单元12的输出信号等于M-2比特输入相位，通过条件求反运算，实现第一象限到第二象限的幅度映射；条件求反单元12输出的前a比特输入到控制信号生成器14，其余的M-2-a比特和第二比特位一起输入到输入数据锁存器16；控制信号生成器14的输出信号K比特信号作为输入数据锁存器16和多路选择器30的输出选择信号，保证在每一个时钟周期内由输出数据锁存器16为相位幅度转换逻辑单元20提供的K路输入信号中，只有一路发生变化，同时多路数据选择器30在K比特信号的控制下，选择相位幅度转换逻辑单元20中输入数据发生变化的相位幅度转换逻辑模块的输出作为多路选择器的输出。最终实现在每一个时钟周期内，相位幅度转换逻辑单元20内的K个相位幅度转换逻辑只有一个模块的输入输出发生变化，产生动态功耗，其它各模块输入输出保持不变，不产生动态功耗；相位幅度转换逻辑单元20对输入相位进行正弦幅度运算，得到一个对应于输入相位正弦波幅度的N比特幅度初值和一个L比特插值幅度值，N比特加法器40对多路选择器30输出的N比特初值数字幅度和L比特插值数字幅度进行相加，重构一个N-1比特对应于输入相位的正(余)弦半波信号数字幅度，并和输入相位一起构成本实施例的相位幅度转换器10的输出。

本发明的输入数据锁存器的一种实施例，其结构如图3所示，本实施例的输入数据锁存器16由K个锁存器模块124、125、126…组成，其中，每个锁存器模块均由一个b比特锁存器和一个c+1比特锁存器构成；图中，相位输入121、第二比特相位122连接到输入数据锁存器16的输入端(即分别与每个锁存器模块的b比特锁存器和c+1比特锁存器的输入端相连)，作为锁存器模块124、125、126…等共K路锁存器的输入信号；K比特控制信号123连接到输入数据锁存器的控制信号输入端(即均与每个锁存器模块的b比特锁存器和c+1比特锁存器的输入端相连)，作为输入数据锁存器16的控制信号；在K路锁存器模块中，各路锁存器模块的控制信号输入端分别和K比特控制信号的中的一个比特位相连，在每一个时钟周期内，K比特控制信号中只有一位为高比特位，使输入数据锁存器16中的K路锁存器模块输出端信号中只有一路输出端信号得到更新，其它各路维持不变。

本发明的一个相位幅度转换逻辑模块的一种实施例，其结构如图4所示，本实施例的相位幅度转换逻辑模块200包括幅度插值生成逻辑模块220、幅度初值生成逻辑模块222，如图中虚线框中所示，其中，幅度插值生成逻辑模块220的输入端与数据锁存器模块输出端的相位C比特和第二比特(2MSB)相连，其输出端输出幅度插值信号L，幅度初值生成逻辑模块222与数据锁存器模块输出端的相位B相连，其输出端输出幅度初值信号N。图中，相位A连接到控制信号生成器14的输入端(参见图2)，控制信号生成器14的输出端的一位数据选择信号连接到输入数据锁存器210的控制信号输入端。

本实施例的工作原理为：相位B、相位C和第二比特(2MSB)相位连接到输入数据锁存器210的数据输入端，输入数据锁存器210输出端中的相位B连接到幅度初值生成逻辑222的输入端，输入数据锁存器210输出信号中的相位C和2MSB连接到幅度插值生成逻辑220的输入端；幅度初值生成逻辑220的输出端连接到相位幅度运算模块200的初值幅度输出端，幅度插值生成逻辑222的输出端连接到相位幅度运算模块200的插值幅度输出端。

设输入相位为θ＝α+β+γ，其中α为输入相位A对应的相位值，β为输入相位B对应的值，γ为输入相位C对应的角度值，对近似如下：

                 sinθ＝sin(α+β+γ)

                      ＝sin(α+β)cos(γ)+cos(α+β)sin(γ)          (1)

                      ≈sin(α+β)+cos(α)sin(γ)

对α逐点展开可得：

$>>sin\theta >\approx >\begin{array}{}>>>sin>>(>>\alpha >0>>+>\beta >)>>+>cos>>(>>\alpha >0>>)>>sin>>(>\gamma >)>>>>>>sin>>(>>\alpha >1>>+>\beta >)>>+>cos>>(>>\alpha >1>>)>>sin>>(>\gamma >)>>>>>>·>>>>>·>>>>>·>>>>>sin>>(>>\alpha >K>>+>\beta >)>>+>cos>>(>>\alpha >K>>)>>sin>>(>\gamma >)>>>\end{array}>>->->->>(>2>)>>>s>$

其中K＝2^a，a为输入相位A的长度。

幅度初值生成逻辑220实现sin(α_i+β)(i＝1，2…K)运算，幅度插值生成逻辑222实现cos(α_K)sin(γ)(i＝1，2…K)运算，相位A输入到控制信号生成器14产生K比特数据选择信号，K比特数据选信号中只有一位为高电平，其它各位均为低电平，K比特数据选择信号决定锁存器模块的输入端信号：相位B、相位C和2MSB是否输出到锁存器模块的输出端；在通过数据选择信号的控制下，保证在每一个时钟周期里，只有一个相位幅度转换逻辑模块200的输入端更新数据，其它各个相位转换逻辑模块的输入端数据保持不变。

在图5中，给出了使用所提出的低功耗无ROM查找表相位幅度转换器结构的一个实施例的合成正弦波信号频谱分析图；该实施例采用12比特输入相位分辨率，10比特输出幅度分辨率；图中所合成的正弦波信号的频率为136.35MHz，采用的时钟为500MHz，该频谱图由Matlab仿真得到。

本发明中的各元器件的具体实施例分别说明如下：

1、输入数据锁存器可为传统结构锁存器，无特殊要求；

2、N比特加法器单元可采用条件进位等结构加法器或其它传统结构加法器；

3、相位幅度转换逻辑单元中的K个相位幅度转换模块可由普通结构的逻辑门组成；

4、条件求反单元由M-2个普通结构的异或门组成；

5、控制信号生成器由一个a-2^a译码器实现；

6、多路选择器为传统结构多路选择器。