差动放大器电路以及控制差动放大器电路的方法

摘要

本发明是关于一种差动放大器电路及控制差动放大器电路的方法，其中通过使用基底偏压来控制N沟道差动输入晶体管的阈值电压，以便允许较宽范围的输入信号电平。差动放大器能够低压操作之外，进一步公开一种基于放大器的输出电平，来控制差动放大器的输入晶体管的基底偏压的技术，其中引入一个附加的偏压电流，该电流能够使得上拉电流增加而不增加下拉电流。

说明书

技术领域

本发明涉及一种差动放大器领域，特别是涉及一种特别适用于低压操作以及一种能够调节增加范围的差动放大器电路以及控制差动放大器电路的方法。

背景技术

差动放大器用于放大，并且产生一作为两个差动或互补的输入信号之间差值的函数的输出信号，从而本身可拒绝差动输入线上一般的噪声，而能够感测相对弱的信号电平。在这点上，传统的集成电路差动放大器设计包括提供具有电流镜(current mirror)负载的输入晶体管的差动对，该输入晶体管的差动对耦接到电流源以便提供一个单一输出信号响应。然而，当晶体管尺寸和电源电平趋向减少时，就不能获得所述传统电路设计的理想的操作特性，并且电路的功能性对晶体管参数、温度以及工作电压的依赖性趋于增加以致于达到非常重要的程度。

由此可见，上述现有的差动放大器电路在结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决差动放大器电路存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。

有鉴于上述现有的差动放大器电路存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的差动放大器电路以及控制差动放大器电路的方法，能够改进一般现有的差动放大器电路，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，克服现有的差动放大器电路存在的缺陷，而提供一种新的差动放大器电路，所要解决的技术问题是使其在输出端提供基本对称的电压转换以响应于提供于此的差动输入信号。所述放大器包括一耦接到电源电压源的电流镜；一差动对，用于接收耦接到电流镜的差动输入信号并且限定其间的输出；一电流源，用于将差动对耦接到参考电压源；以及一电路路径，耦接于电流镜和参考电压源之间，从而更加适于实用，且具有产业上的利用价值。

本发明的另一目的在于，提供一种差动放大器电路，该差动放大器包括：一电流镜，该电流镜包括具有第一、第二以及控制端的第一和第二晶体管，其中电流镜耦接到电源电压源；一差动对，该差动对包括具有第一、第二、控制以及基底端的第三和第四晶体管，所述差动对耦接到电流镜；一电流源，包括具有第一、第二以及控制端的第五晶体管，所述电流源耦接到差动对和参考电压源；以及一个控制电路，其耦接到第三和第四晶体管的基底端以用于控制它们的阈值电压。

特别是，在此公开一种特别适合于低压操作的差动放大器，该放大器使用基底偏压来控制N沟道差动输入晶体管的阈值电压以便允许更宽范围的输入电平。更进一步，在此公开一种其中引入附加偏流(bias current)而特别适合于低压操作的差动放大器，该差动放大器使得输出上拉(pull-up)电流增加而不增加下拉(pull-down)电流，从而更加适于实用。

本发明的再一目的在于，提供一种用于产生和控制差动放大器的基底偏压的方法，所述差动放大器包括一个与其基底偏压被控制的差动放大器相同的差动放大器。将所述相同的放大器的一个输入设置为固定的偏压并且另一输入连接到其基底偏压被控制的差动放大器的输入之一。所述相同的差动放大器的输出与第二固定的偏压进行比较，以及根据该比较来产生控制信号，所述控制信号依次控制所有差动放大器的基底偏压，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种低压差动放大器电路，在其输出提供基本对称的电压转换以便响应提供于此的差动输入信号，其包括：电流镜，耦接到电源电压源；差动对，用于接收耦接到所述电流镜的所述差动输入信号并且定义其之间的所述输出；电流源，用于将所述差动对耦接到参考电压源；以及电流路径，耦接在所述电流镜的公共控制节点和所述参考电压源之间。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的低压差动放大器电路，其中所述的电流镜包括第一和第二晶体管。

前述的低压差动放大器电路，其中所述的第一和第二晶体管包括P沟道晶体管。

前述的低压差动放大器电路，其中所述的差动对包括第三和第四晶体管。

前述的低压差动放大器电路，其中所述的第三和第四晶体管包括N沟道晶体管。

前述的低压差动放大器电路，其中所述的第三和第四晶体管都包括基底接点，所述基底接点耦接到偏压信号输入。

前述的低压差动放大器电路，其中所述的电流源包括第五晶体管。

前述的低压差动放大器电路，其中所述的第五晶体管包括一个N沟道晶体管，其闸极耦接于所述电源电压源。

前述的低压差动放大器电路，其中所述的电流路径包括与附加电流源串联的一个第六晶体管。

前述的低压差动放大器电路，其中所述的第六晶体管包括一个N沟道晶体管。

前述的低压差动放大器电路，其中所述的第六晶体管包括基底接点，该基底接点耦接到所述偏压信号输入。

前述的低压差动放大器电路，其中所述的第六晶体管包括一个闸极端，该闸极端耦接以便接收至少一个所述差动输入信号。

前述的低压差动放大器电路，其中所述的附加电流源包括一个N沟道晶体管，该N沟道晶体管具有耦接到所述电源电压源的闸极端。

本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种低压差动放大器电路，其包括：电流镜，包括具有第一、第二以及控制端的第一和第二晶体管，所述电流镜耦接到电源电压源；差动对，包括具有第一、第二、控制以及基底端的第三和第四晶体管，所述差动对耦接于所述电流镜；电流源，包括具有第一、第二以及控制端的第五晶体管，所述电流源耦接于所述差动对和参考电压源；电流路径，耦接于所述电流镜的公共控制节点和所述参考电压源之间；以及控制电路，耦接到所述第三和第四晶体管的所述基底端以便控制其阈值电压。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的低压差动放大器电路，其中所述的第一和第二晶体管包括P沟道晶体管并且所述两个晶体管的所述第一端耦接到所述电源电压源。

前述的低压差动放大器电路，其中所述的第一和第二晶体管的所述控制端耦接到所述第二晶体管的第二端。

前述的低压差动放大器电路，其中所述的第三和第四晶体管的所述控制端耦接到所述差动放大器的各自的第一和第二差动输入端。

前述的低压差动放大器电路，其中所述的第一和第二晶体管的所述第二端分别耦接到所述第三和第四晶体管的所述第二端。

前述的低压差动放大器电路，其中所述的第三和第四晶体管包括N沟道晶体管。

前述的低压差动放大器电路，其中所述的第五晶体管的第二端耦接到所述第三和第四晶体管的所述第一端。

前述的低压差动放大器电路，其中所述的第五晶体管包括一个N沟道晶体管，并且其所述的控制端耦接到所述电源电压线。

前述的低压差动放大器电路，其中所述的电流路径包括：耦接到所述第四晶体管的所述第二端的第六晶体管，其具有第一、第二控制端以及基底端；以及附加电流源，将所述第六晶体管耦接到所述参考电压源。

前述的低压差动放大器电路，其中包括一个偏压信号输入，其耦接到所述第三、第四以及第六晶体管的基底接点。

前述的低压差动放大器电路，其中所述的第六晶体管包括一个N沟道晶体管。

前述的低压差动放大器电路，其中所述的附加电流源包括一个N沟道晶体管，该N沟道晶体管具有耦接到所述电源电压源的控制端。

前述的低压差动放大器电路，其中所述的第六晶体管的所述控制端耦接到所述第四晶体管的所述控制端。

本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种用于控制第一差动放大器的基底偏压的方法，所述的第一差动放大器包括一个完全等同于所述的第一差动放大器的第二差动放大器，所述第一差动放大器具有一个到所述第二差动放大器的输入，所述第二差动放大器具有与所述第一差动放大器一样等效的输入，以及所述第二差动放大器的第二输入端连接到参考电压，其中所述方法包括：感测所述第二差动放大器的输出上的信号电平；以及基于所述第一和第二差动放大器的被感测到的信号电平来控制差动对的基底偏压。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的用于控制第一差动放大器的基底偏压方法，其进一步包括：将一个附加的偏压电流提供给所述第一和第二差动对，以便设定所述输出的上拉电流增加而基本上不增加相应的下拉电流。

本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种低压差动放大器电路，其包括：电流镜，包括具有第一、第二以及控制端的第一和第二晶体管，所述电流镜耦接到电源电压源；差动对，包括具有第一、第二、控制以及基底端的第三和第四晶体管，所述差动对耦接于所述电流镜；电流源，包括具有第一、第二以及控制端的第五晶体管，所述电流源耦接于所述差动对和参考电压源；以及控制电路，耦接到所述第三和第四晶体管的所述基底端以控制其阈值电压。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明是关于一种差动放大器电路及控制差动放大器电路的方法，其中通过使用基底偏压来控制N沟道差动输入晶体管的阈值电压，以便允许较宽范围的输入信号电平。差动放大器能够低压操作之外，进一步公开一种基于放大器的输出电平，来控制差动放大器的输入晶体管的基底偏压的技术，其中引入一个附加的偏压电流，该电流能够使得上拉电流增加而不增加下拉电流。

借由上述技术方案，本发明差动放大器电路以及控制差动放大器电路的方法。其具有上述诸多的优点及实用价值，并在同类产品及方法中未见有类似的结构设计及方法公开发表或使用而确属创新，其不论在产品结构、方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的差动放大器电路具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并为了让本发明的上述和其他目的、特征和优点能更明显易懂，以下特举多个较佳实施例，并配合附图，详细说明如下。

附图说明

图1是传统MOS差动放大器的示意图。

图2是作为漏极到源极电压(Vds)幅度的函数且用于具有1.0μ沟长和2.8μ宽的N沟道晶体管以及用于具有1.0μ沟长和6.0μ宽的P沟道晶体管的漏极电流的图形说明，并且在上述两种情况中，该漏极电流具有等于1.6V的闸极到源极电压(Vgs)幅度。

图3是图1中所说明的晶体管的漏极电流的特征曲线，对于N和P设备来说，所述晶体管分别具有最小的沟道长度0.20μ和0.21μ。

图4说明了先前图形中两个最小沟道长度晶体管的漏极电流，该漏极电流作为具有V_DS为1.6V的V_GS的幅度的函数。

图5是通常具有1.6V的电源、INB固定在0.8V、IN转变高于0.25V而低于0.8V，以及具有0V的晶体管106和112的基底偏压(NBIAS)的图1所示电路的仿真。

图6说明了除将晶体管106和112的基底偏压(NBIAS)设置为0.5V之外，在与先前图形中所说明的那些相同条件之下的图1的电路的性能。

图7是根据本发明的电路的示意性说明，该电路产生并且控制差动放大器的基底偏压(NBIAS)，所述差动放大器等效于图1中所示出的所有有关的放大器。

图8是根据本发明的另一代表性差动放大器电路的进一步示意性说明，在该放大器电路中，增加上拉电流而不增加下拉电路以便通过从节点MIRROR到地的附加的电流路径而获得对称的转换，所述附加的电流路径不流经晶体管808。

图9是在与关于图6所示仿真的所述相同条件下，先前图形中所示的电路的响应的曲线。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的差动放大器电路以及控制差动放大器电路的方法其具体实施方式、结构、方法、制造方法、加工方法、步骤、特征及其功效，详细说明如后。

现在请参阅图1所示，为现有的MOS差动放大器100的示意图。现有的MOS差动放大器100包括以下相干部分：电流镜和差动对电路102，包括串联连接的P沟道晶体管104和N沟道晶体管106，与之相并联的是串联连接的P沟道晶体管110和N沟道晶体管112。晶体管104和110的源极端连接到电源电压源(VCC)，同时晶体管106和112的源极端(节点TAIL)经由电流源N沟道晶体管108而耦接到电路接地的参考电压电平，所述晶体管108的闸极端连接到VCC。

晶体管104和110的闸极端一起耦接到如图所示那样具有寄生电容的晶体管110的漏极端(节点MIRROR)。所以晶体管104和110形成公知的电流镜电路配置。晶体管106的闸极端连接到输入线114(IN)，同时晶体管112的闸极端连接到互补输入线116(INB)。晶体管106和112的后闸极或基底接点一起耦接到第三输入线118(NBIAS)。在晶体管104和106公共连接的漏极端的节点120(节点OUTbi)处获得传统MOS差动放大器100的输出，以输入到反相器122并且随后在线124上输出(OUT)。节点120如图所示那样也具有寄生电容。

在所述的传统MOS差动放大器100中，期望具有工作在饱和区域的晶体管108以便使得流经放大器100的电流相对地独立于晶体管108的漏极到源极电压(V_DS)以及IN线114和INB线116上的电压的绝对电平。然后通过晶体管108的闸极到源极电压(V_GS)以及IN线114和INB线116上电压之间的差值来确定在节点120上(OUTbi)和在晶体管110漏极的MIRROR上的输出电压，并且所述输出电压独立于这些电压的绝对电平(共模电平)。差动放大器100包含反相器122以便将线124上的输出锐化并且该反相器引起电源电平VCC与接地电平之间的一个全幅振荡。

现在请另外参阅图2所示，用于具有1.0μ沟长和2.8μ宽的N沟道晶体管以及用于具有1.0μ沟长和6.0μ宽的P沟道晶体管的漏极电流的图形说明，并且在上述两种情况中于V_GS为1.6V幅度，所述漏极电流作为Vds幅度的函数。可以确定，两个晶体管都展示出在大约0.6VV_DS之上的相当平坦的饱和特性。

现在再请参阅图3所示，为另一图形说明，其描述了用于图1所述的晶体管的漏极电流特性，但是对于N型和P型设备来说，上述晶体管分别具有0.2μ和0.21μ的最小沟道长度。很明显，这两个V_DS必须大于大约0.6V以致于接近处于饱和并且独立于V_DS。然而，当沟道长度接近这些最小值时，晶体管实际上从不饱和。

现在请再参阅图4所示，进一步的图形说明示出了先前图形中两个最小沟道长度晶体管的漏极电流，该漏极电流为具有V_DS为1.6V幅度的V_GS的幅度的函数。N沟道设备需要至少1.0V以便具有100μA的漏极电流并且P沟道设备需要1.25V的V_GS以便具有100μA的电流。给出这些特征，用于放大器100的电源电压必须与用于晶体管108的2.0V相似以便勉强运行于饱和区域，并且信号的IN或INB的最小高值必须是至少1.6V，以具有足够的的差动电压以便实际上将所有的电流引入到具有高输入电平的一侧。

根据现在的MOS技术，电源电压VCC能够是1.6V或者更低。另外，在一些产品中将使用可比较的差动放大器100作为输入缓冲器的，仅线114上的IN信号路径切换，同时线116上的INB信号保持在一个固定的参考电压上，所述固定的参考电压可如0.8V一样的低。

很明显，在此情况下对于放大器100的理想的操作是无法达成的，并且放大器100的性能对晶体管参数、温度、以及操作电压的变化敏感以致于到达非常重要的程度。当线114上的IN信号下降到0.8V时，对INB线116上仅施加0.8V，节点TAIL必须基本上接地以便获得任一电流流经晶体管112并且将存在跨接在晶体管108上的非常小的V_DS。

所以，通过晶体管108的电流将非常依赖于晶体管本身的V_DS。另外，节点MIRROR将不得不大于0.8V而小于电源VCC以获得任一电流流经晶体管110，其中任一电流将通过晶体管104而被镜像。所以，所有的电流流经放大器100的右侧时，晶体管112将具有0.7V的V_DS。因为所有的晶体管以非常小的V_DS和V_GS来运行，所以如先前所述那样，沟道长度必须基本上处于最小允许长度，以便具有适当的沟道宽度。

现在请再参阅图5所示，利用1.6V的电源VCC、固定在0.8V的线116上的INB信号、在大于0.25V小于0.8V之间转换的线116上的线114的IN信号，以及利用如通常那样的处于0.0V的晶体管106和112的基底偏压，来说明图1所示放大器100电路的仿真操作。参考该图，很明显，差动放大器100的输出OUTbi变形并且不对称。主要会问题出现是因为利用0.8V的信号INB，所以即使节点TAIL基本上接地，通过晶体管112的电流会非常小。接着，这样导致流经晶体管110的非常小的电流通过晶体管104而被镜像进而将节点OUTbi拉高。全部结果在于线124上的信号OUT具有一个非常失真的占空因数(duty cycle)。问题的根本原因在于晶体管112的阈值电压过高。一种降低阈值的方法是稍微将晶体管112的基底相对于接地为正向电压。

现在请再参阅图6所示，除将晶体管106和112的基底偏压(NBIAS)设置为0.5V之外(尽管0.5V作为晶体管112的阈值电压过高，晶体管106具有本身偏压的基底以便维持对称)，在与先前图形曲线所述的那些先前条件相同的条件下显示出了放大器100电路的性能。可以确定，结果能够充分地提高放大器100电路的性能，但是具有55.6％占空因数的输出仍旧不对称。

当P沟道晶体管104、110“慢”(高阈值电压，低饱和电流)并且N沟道晶体管106、112“快”(低阈值电压，高饱和电流)以及输入IN和INB的共模电平高时，具有NBIAS上正偏压的阈值电压的减少很慢并且放大器100的性能受到不利的影响。在这些条件下，当信号IN高时，节点OUTbi被下拉的太低。在以上晶体管和偏压条件下，需要将NBIAS的电平设置为0V。所以需要一种手段以便响应晶体管特征、电压以温度变换从而控制基底偏压(NBIAS)。

现在请再参阅图7所示，为一产生并且控制NBIAS电平的电路700。该电路700包括以下相干部分：第一差动放大器702，与有关所有其基底偏压被控制的差动放大器相同，其在该实施例中是图1所示的差动放大器。连接到节点“DRIVE”的差动放大器702的输入等效于图1中被连接到输入“IN”的放大器的输入。将节点DRIVE设置为通过由电阻R1和R2组成的电阻分压器所确定的参考电压。将该参考电平设定得稍微低于差动放大器702的第二输入上的参考电平“INB”，其连接与其基底偏压被控制的差动放大器的第二输入端相同的信号，即图1情况中的“INB”。在所示的晶体管704和706的公共连接漏极端720(OUTbi)上获得差动放大器700的输出。由于晶体管特征、电源电压、温度以及“INB”电平的变换，所以放大器700的输出电平也将变化。在图1的情况中，由于相同的晶体管、电源电压以及温度变化，通过适当地选择电阻R1和R2，能够进行差动放大器700的输出改变以便反映其基底偏压被控制的差动放大器的输出变化。

电路700进一步包括：一个第二电流镜和差动放大器724，其包括串联连接的P沟道晶体管726和N沟道晶体管728，以及与之并联的串联连接的P沟道晶体管732和N沟道晶体管734。晶体管726和732的源极端连接到VCC，同时晶体管728和734的源极端通过电流源N沟道晶体管730而耦接到电路接地的参考电压电平，所述电流源N沟道晶体管730的闸极端接VCC。

将晶体管726和732的闸极端一起耦接到晶体管732的漏极端以便形成电流镜。晶体管728的闸极端连接到OUTbi节点720，同时将晶体管734的闸极连接到串联连接的电阻R4和R5的中间(节点TRIP)，其中串联连接的电阻R4和R5包括连接在VCC和接地端之间的分压器736。

在晶体管726和728之间提供节点738(OFFi)以作为一对串联连接的反相器740，742的输入，该一对反相器用于将(OFF)输入到附加的反相器744和N沟道晶体管748的闸极端。晶体管706和712的基底接点连接到节点718，同时也耦接到串联连接的电阻752(R0)和N沟道晶体管754之间的节点(NBIASI)，如所示那样，电阻752(R0)和N沟道晶体管754耦接于VCC和接地端之间。与P沟道晶体管756的闸极端一样，晶体管754的闸极端也耦接到节点718，其中P沟道晶体管756的源极和漏极端一起耦接到VCC。晶体管756在节点NBIASI上具有滤波器电容器的作用。同样将节点718上的NBIASI信号提供到N沟道晶体管746的一端以便在线750上提供NBIAS信号。反相器744的输出被提供到晶体管746的闸极端，同时晶体管748耦接到接地的线上以便响应于施加于晶体管748的栅极端的OFF信号。

通过第二差动放大器724来监控节点OUTbi720并且将节点OUTbi720与节点TRIP上的参考电压进行比较。如果节点OUTbi720完全降到TRIP电平之下，那么第二差动放大器切换并且导致线750上的NBIAS信号变为地电平(go to ground)，否则线718上的电压(NBIASI)通过晶体管746而直到线750(NBIAS)，其中通过跨接在晶体管754上的电压降来设置线718上的电压。

如先前所示关于图1所示的传统MOS差动放大器100，其具有工作在饱和区域的晶体管710和具有足够的差动输入信号，当线114上的IN信号相对于线116上的INB信号为“高”时，用于节点120 OUTbi的下拉电，由于其V_GS是固定的，其是通过流经晶体管108上的电流来确定的。而此电流也不依赖于信号IN的绝对电平。当IN相对于INB为“低”时，通过晶体管104的用于节点120 OUTbi的上拉电流，等于流经电流镜晶体管110的电流，流经电流镜晶体管110的电流再一次等于流经晶体管108的电流。该电流也不依赖于线116上信号INB的绝对电平。所以，因为对于两个晶体管来说，用于反相器122输入端的负载电容的充电电流是相同的，所以节点120 OUTbi上的上升和下降边缘转换基本上相同。

如先前所述那样，其中并不能够获得理想的特征，而且通过晶体管106和112的电流也不再完全被晶体管108的V_GS所控制，但同样依赖于IN线114和INB线116上的电压的绝对电平。由于信号IN在INB的固定参考电平上上下变动，所以IN的“高”值高于INB的“高”值。所以当IN“高”时通过晶体管106的下拉电流比当IN“低”时而通过晶体管112的电流要大，而导致更小的上拉电流通过晶体管104。进一步，通过晶体管104的上拉电流不等于通过电流镜晶体管110的电流，原因是两个晶体管的不同的漏极到源极电压。理想上，这些不同于分歧的最终结果在于节点120O UTbi上的下拉电流大于上拉电流并且如根据图6所能够确定的那样，下降和上升边缘电压转换不对称。

为了获得对称的转换，必须增加上拉电流而不增加下拉电流。根据本发明，通过从节点MIRROR到接地端添加一个附加的电流路径来实现上述目的，该电流路径不流经晶体感108(图1)。

现在请再参阅图8所示，为一根据本发明的差动放大器电路800，其中增加上拉电流而不增加下拉电流，以便由通过附加电流路径而获得对称转换，其中电流路径是从节点MIRROR到接地端而不流经晶体管808(相应于图1的晶体管108)的。

差动放大器电路800包括以下相干部分：一个电流镜和差动放大器802，包括串联连接的P沟道晶体管804和N沟道晶体管806，与上述两个晶体管相并联的是串联连接的P沟道晶体管810和N沟道晶体管812。晶体管804和810的源极端连接到VCC，同时晶体管806和812的源极端经由电流源N沟道晶体管808而耦接到电路的接地端，所述电流源N沟道晶体管808的闸极耦接到VCC。晶体管804和810包括一个电流镜，同时晶体管806和812包括一个差动对。晶体管808包括一个电流源。

将晶体管804和810的闸极端一起耦接到晶体管810的漏极端(节点MIRROR)，该晶体管810具有如所指示的寄生电容。晶体管806的闸极端连接到输入线814(IN)，同时晶体管812的闸极端连接到一个互补输入线816(INB)。将晶体管806和812的后闸极或基底接点一起耦接到第三输入线818(NBIAS)。在晶体管804和806公共连接的漏极端的节点820(节点OUTbi)处获得差动放大器电路800的输出以用于反相器822的输入和随后线824上的输出(OUT)。节点820也展示出如所指示的寄生电容。

差动放大器电路800进一步包括如先前所述那样的一个附加的电流路径，该附加的电流路径包括耦接在晶体管810的基底接点和接地端之间的串联连接的N沟道晶体管826和828，晶体管826的基底接点耦接到线818并且其闸极端耦接到线816。如所示那样，晶体管828的闸极端耦接到VCC。

通过提供这个附加的电流路径，当附加的电流流经晶体管810时，晶体管810的V_GS增加，接着，晶体管804的V_GS增加并且因此上拉电流将增加而不影响通过晶体管806的下拉电流。调节晶体管826和828的尺寸可使通过晶体管804的上拉电流足够提供对称的电压转换。

现在请再参阅图9所示，为依据先前描述与图标中差动放大器电路800的响应，其中在此的图形是与图6的仿真与相关描述的相同条件下进行。现在节点820 OUTbi上的正向和负向转换几乎对称并且占空因数非常接近50％。图8所示的差动放大器电路800可优选地代替图7所示的第一差动放大器702以便使得NBIAS控制电路能够更加精确地追踪差动放大器电路800的性能。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。