采用同步整流场效应三极管驱动器中的比较器的探测相位的体二极管的系统和方法

摘要

一个包含了一个取样电路和一个比较器的同步整流场效应三极管(FET)驱动器所用的体二极管比较器电路。该场效应三极管(FET)驱动器具有一个耦合在一对上、下开关场效应三极管(FET)之间的相位节点，并响应于一个在每一周期具有第一和第二相位的脉冲宽度调制(PWM)信号。在PWM信号的第一相位时，该取样电路对该相位节点的初始电压取样，并在PWM信号的第二相位时，提供一个表征初始相位电压被加到相位节点的电压水平上的和电压。该比较器将此和电压与预定的参考电压比较后，给出表征在PWM信号的第二相位时、下FET的活化状态的输出信号。当比较器表明下FET为关断时，该FET驱动器开通上FET。

说明书

[001](参照相关申请：本申请要求对此处引为参考的、于2003年12月16日提交的美国临时申请No.60/529859，标题为“采用同步整流金属氧化物场效应三极管(MOSFET)驱动器中的自动零点比较器的探测相位体二极管的系统和方法”，的所有意向和目标的利益。)

技术领域

[002]本发明涉及脉冲宽度调制(PWM)功率校正器，特别是涉及采用同步整流金属氧化物场效应三极管(MOSFET)驱动器中的自动零点比较器的探测相位体二极管的方法。

背景技术

[003]功率校正器所用同步整流场效应三极管(FET)驱动器包含串联耦合在输入电压信号与地之间的中间相位节点的两个开关场效应三极管(FET)。输出电感的一边耦合到该相位节点，另一边耦合到一个负载。一个脉冲宽度调制(PWM)反馈电路往复活化二开关FET以校正供给负载的功率。PWM逻辑响应于具有双逻辑态来表示每个PWM周期的相位的PWM信号。在每个PWM周期的一个相位中，上FET开通而下FET关断，然后在该PWM周期的另一个相位中，上FET关断而下FET开通。在这样往复活化运作之时，此PWM控制电路校正PWM占空因数来控制发送给负载的功率。

[004]主要为了防止FET中任一个过早活化而设计了贯通的保护。两个FET的同时活化会导致效率明显下降，还可能损坏系统。贯通保护设计需要对FET活化之时的探测时间的快环响应。最好是每个PWM周期的两个相位边缘的死时间尽可能小，以便改进功率转换效率或者说使之尽可能大。须考虑的一个重要的死时间为表明下FET处在关断状态的该下FET的体二极管开始导通的时间。体二极管探测是挑战性的，因为主要当FET处于开通态时电压下降造成的相位节点的可变化性，以及立即关断该FET引起的自然振荡。在为了减小死时间的尝试中，过早探测会引起误探测，而迟的探测又增加了死时间。

[005]“相位”节点(the PHASE node)的电压是下FET的RDSON和换流器负载电流的副产品。例如，RDSON为5毫欧姆，负载电流为20安培(A)，则PHASE节点的电压降近似为地电位以下100毫伏(mV)，或-100mV。该RDSON可依赖FET变化，且随温度而变。在别的各种变化因素中，温度和电流负载引起PHASE节点电压随时间一周一周地变化。这类变化使得确定何时下FET关断及何时上FET该活化变得困难。在一些常规结构中为了尝试确定何时FET关断，采取监视下FET门驱动信号，称为LGATE。特别当LGATE降到预定电压水平，例如1.5伏特(V)，就假定下FET关断了而可以开通上FET了。这种方案有些不可靠也不连贯。温度、负载和别的因素变化引起的随时间一周一周间明显变化导致难以预料的结果和效率的明显下降。经常出现自下FET关断到上FET活化之间的死时间大得明显降低效率的情况。最好是既能防止误触发开关、避免连累死时间，又能识别探测体二极管的恰当时间。

发明内容

[006]按照本发明的一个实施方案的同步整流场效应三极管(FET)驱动器所用的体二极管比较器电路包含了一个取样电路和一个比较器。该FET驱动器具有一个耦合在一对上、下开关FET之间的相位节点，并响应于一个在每一周期具有第一和第二相位的脉冲宽度调制(PWM)信号。在PWM信号的第一相位时，该取样电路对该相位节点的初始电压取样，并在PWM信号的第二相位时，给出一个表征初始相位电压被加到相位节点的电压水平上的和电压。该比较器将此和电压与预定的参考电压比较后，给出表征在PWM信号的第二相位时的下FET活化状态的输出信号。当比较器表明下FET为关断时，该FET驱动器开通上FET。

[007]这样，在每一周期相位节点的初始电压水平得到取样和储存，而相位节点相对其初始水平的电压降也与预定值作比较。初始相位电压水平的取样补偿了连累下FET状态探测的各种因素，诸如所用的FET的类型、负载状况、温度变化等等。这样，(上、下)FET的活化之间的死时间减到最小，而且从一周到下一周也一致起来，从而改进了效率和性能。

[008]在一个实施例中，第一和第二电压源分别提供预定参考电压和一个公共模式电压。一个开关电路在PWM信号的第一相位时将预定参考电压与该公共模式电压之间的第一差值电压加以储存，而在PWM信号的第二相位时将该第一差值电压施加到比较器上。在此情况，同一个电路还运作来在PWM信号的第一相位时将该公共模式电压与相位节点的初始电压之间的第二差值电压加以储存，而在PWM信号的第二相位时将相位节点电压与第二差值电压的和提供给比较器。在更特殊的实施例中，所述比较中相应电压水平的取样和储存采用了电容器和开关。该比较器可包含一个消隐电路之类来补偿在开关时相位节点的初始振荡。

[009]按照本发明的一个实施方案的整流同步FET功率校正器包含了上和下FET、PWM逻辑和一个比较器电路。此二个FET一起耦合在一个相位节点，处于输入电压信号与一个电压源的参考端之间。根据具有第一和第二状态的PWM信号，该PWM逻辑开关该上和下FET。该比较器电路用来探测下FET的活化状态，它包含一个取样电路和一个比较器。该取样电路在PWM信号的第一状态时对相位节点的初始电压取样，而在PWM信号的第二状态时提供一个表示相位节点的初始电压与其电压水平的和的和电压。该比较器将此和电压与预定参考电压比较后给出表示下FET的活化状态的输出。可用MOSFET之类器件来实施所述二FET。

[010]一个同步整流FET驱动器往复活化在它的相位节点处耦合在一起的上、下两个开关FET，对其中下开关FET的活化状态进行探测的方法，包含当下FET开通时储存表示相位节点初始电压水平的第一电压水平的步骤，及在该FET驱动器开始关断该下FET后确定该相位节点的电压水平降落到比其初始电压水平低一个预定量的时间的步骤。

[011]所述方法可包含将该第一电压水平加到该相位节点的电压水平后与预定参考电压比较的步骤。该方法可包含将公共模式电压与该初始电压水平之间的第一电压差值储存的步骤，将公共模式电压与预定参考电压水平之间的第二电压差值储存的步骤，及将第一电压差值和该相位节点的电压水平之和与第二电压差值比较的步骤。所述储存的步骤可包含对电容器或别的存储元件充电，在不同电压水平之间开关切换电容器，及将储存的电压加给一个比较器。所述方法还可包含在FET驱动器开始关断下FET后忽略该相位节点的初始振荡的步骤。

附图说明

[012]从后面的详述和所附各图将可更好理解本发明的利益、特征、和优点。

[013]图1为按照本发明的一个示范性实施例的、用于探测相位体二极管的、包含一个自动零点比较器的一个整流同步MOSFET驱动器系统的概略方框图。

[014]图2为对图1中的体二极管自动零点比较器电路的较详细的概图。

[015]图3为图2所示体二极管自动零点比较器电路的运作的定时关系图。

[016]图4显示在单通道MOSFET驱动器中将贯通保护集成进来后的定时关系图。

具体实施方式

[017]以下的描述使得本领域普通技术人员能够在特定的应用和需求方面制造和使用本发明。然而本领域的熟练技术人员会明白对于优选的实施方案的各种变形，而且此处定义的一般原理也可适用于别的实施方案。所以，本发明不该被局限于这里所显示和描述的特殊的实施方案，而应该是符合于与这里披露的原理和新奇特征相一致的最广的范围。

[018]本发明致力于减少相位体二极管死时间的问题，实现了在其工作的动态模式里从一个周期到下一个周期有一致的死时间。按照本发明的一个实施方案的一个同步整流MOSFET驱动器内，采用自动零点比较器来探测相位体二极管的系统和方法，解决了减少体二极管死时间的问题，而不论所采用的FET的类型、以及负载电流条件和温度变化等情况。采用体二极管死时间小的MOSFET驱动器展示了效率的改进，这被认为是本系统性能的一个基准。不论温度、FET类型和电流负载等的变化情况，从一个周期到下一个周期死时间成为一致起来。探测点也可设置得低得多而不会由于噪声跳动误触发开关。

[019]按照本发明的实施方案，基于从一个周期到下一个周期的运作，在该PHASE节点的电压降被取样并储存进一个取样保存电容器。当该PHASE节点降到低于该初始储存电压水平以下的预定量时，就决定关断下FET。在探测时，比较器所见电压为参照所述电容器上前已储存的电压预编程确定的电压。此情况下，探测点保持为该比较器上的该预编程确定的电压，而与该电容器上所储存的电压无关。这样，从一个周期到下一个周期的死时间就维持得一致起来，并且减少或消除了由于噪声跳动误触发开关。

[020]图1为按照本发明的一个示范性实施例的、用于探测一个低N-通道MOSFET Q2的相位体二极管BD的、包含一个自动零点比较器电路115的一个整流同步MOSFET驱动器系统100的概略方框图。经过相对5V的源电压的上拉和下拉电阻器R1和R2将PWM输入信号(PWMIN)提供给PWM逻辑101的输入端。该PWM IN信号往复处于表示每个PWM周期的第一和第二相位的两个状态。该PWM逻辑101设定上驱动信号UD提供上门放大器驱动器103的输入端，而设定下驱动信号LD提供下门放大器驱动器107的输入端。驱动器103在其输出端设定UGATE信号，以此提供给上N-通道MOSFET Q1的门极，并馈送回到上门探测电路105的输入端。该上门探测电路105将该UGATE信号电压馈送回到PWM逻辑101。在图示的实施例采用了MOSFET作开关装置Q1和Q2，虽然也考虑过别类的FET装置，包括体二极管。

[021]驱动器107在其输出端设定LGATE信号，以此提供给Q2的门极，并馈送回到下门探测电路109的输入端。该下门探测电路109将该LGATE信号电压馈送回到PWM逻辑101。Q1的漏极耦合到输入源电压PVIN，Q1的源极耦合到PHASE节点，还耦合到下FET Q2的漏极和输出电感L的一边。Q2的源极耦合到地。电感L的另一边耦合到负载电路111，其另端接地。该PHASE节点耦合到相位探测器电路113的输入端，该电路113传感该PHASE节点的电压水平并输出馈送回该PWM逻辑110。

[022]在图示的结构中，体二极管自动零点比较器电路115具有耦合到PHASE节点的输入端和将OUT信号提供给PWM逻辑101的输出端。如下所述，该PWM逻辑设定开关信号SW1和SW2提供给比较器电路115。亦如下述，当下FET的体二极管BD通过了探测水平时，发生该PHASE节点的探测。PWM逻辑101接收比较器115来的OUT逻辑信号，并为下门和上门的转换处理“准备好了”的信号。

[023]图2为对体二极管自动零点比较器电路115的较详细的概图。高速比较器201具有耦合到节点D的非倒相输入端，耦合到节点B的倒相输入端，和设定OUT信号的输出端。该比较器201内部包含消隐电路BC，将在下述。还包含三个单刀单掷(SPST)开关S1-1，S1-2，和S1-3，它们集体也称为S1开关。D节点耦合到开关S1-2的一个端子和电容器C1的一端。B节点耦合到开关S1-3的一个端子和另一电容器C2的一端。开关S1-2和S2-3各自的另一端子一起耦合到一个+1.0V的公共模式电压源205的正端，电压源的负端接地。电容器C1的的另一端耦合到节点C，并进一步耦合到开关S1-1的一个端子和另一个SPST开关S2的一个端子。开关S2的另一端子接地。开关S1-1的另一端子耦合到一个+0.200V的参考源203的正端，其负端接地。电容器C2的另一端为节点A，它耦合到一个N通道双扩散MOS(DMOS)三极管207的源极。DMOS三极管207的漏极耦合到电阻器R的一端，其另一端耦合到PHASE节点。DMOS三极管207的门极接收4V信号。

[024]该PHASE节点一般工作的电压范围约为-2V到22V，而电容器C2和比较器201为5V装置。电阻器R和DMOS三极管207集体作为限压器来将A节点的电压钳制在如3-4V的一个最高电压极限水平，当PHASE节点电压水平上升时防止过高电压水平到5V装置上。另方面，当该PHASE节点的电压水平低于该最高电压极限水平时，A节点与随PHASE节点的电压水平。DMOS三极管基本上是MOS三极管的一个特殊类，制造时在三极管的漏极一边增加了轻微掺杂的扩散。此外加的扩散使得有效通道长度比原设计长度变短。此外加扩散增加了传导性，使得DMOS三极管具有较低的“开通”电阻。通道里的这种外加的轻微掺杂区使其漏极到源极击穿电压增大，从而在击穿前能承受较高的电压(大约为25-40V)。

[025]二开关S1和S2设置成常开的，当收到活化信号时闭合。开关S1在接到设定为SW1的活化信号时闭合，开关S2在接到设定为SW2的活化信号时闭合，PWM逻辑101在接到PWM IN信号后就会提供这两个活化信号。替代方案可让PWM逻辑101设定单一的活化信号SW(未图示)，再经比较器电路115内部转换来产生所述SW1和SW2两个信号。

[026]图3为体二极管自动零点比较器电路115的工作的定时关系图。此定时关系图显示了活化信号SW1和SW2、A、B、C、和D节点的电压、和OUT信号的变化关系。SW1和SW2信号彼此间采取相反的逻辑状态。SW2信号初始为低(0V)使得S2开关初始开(断)。SW1开关初始为高(如5V)使得S1开关(包括S1-1、S1-2和S1-3)初始都闭合。当开关S1都闭合，节点B和D从公共模式电压源205充电到1V，而比较器201的输出信号OUT为低(例如0V)。电容器C1的另一端，在节点C，从参考电压源203耦合到0.2V。于是电容器C1初始充电到0.8V，这就是二电压源203和205的电压差。

[027]电容器C2的另一端，在节点A，耦合到PHASE节点。为了说明起见，当下FET Q2开通时PHASE节点的初始电压水平假定近似为-100mV(或-0.1V)，假设了Q2的RDSON为5毫欧姆以及流经负载211的电流水平在20A。然而，可以理解，从一周到一周随时间推移，PHASE节点的初始电压水平受各种因素影响是在变的，例如包括温度、Q2的FET类型、负载211的电流。当Q2开通时，电容器C2充电到PHASE节点初始电压与公共模式电压源205的电压的差值电压。图示结构中，电容器C2充电到1.1V，等于公共模式电压1V减去假定的PHASE节点电压-100mV。

[028]T1时刻PWM IN信号升高，此时SW2信号升高并闭合开关S2而SW1信号降低打开各开关S1。C节点接地到0，当S2开关闭合时C节点维持0电位。D节点切换到跨电容器C1的电压，即0.8V，它是二电压源203和205的电压差值。与随PHASE节点电压水平升到最高电压极限的A节点，此时如图示降了约-100mV到了-200mV。B节点电压成为A节点电压加上电容器C2上的电压之和。这样，B节点切换为0.9V，此为A节点电压加上了电容器C2的初始电压(后者，例如为，1.1V)。当开关S1-3为打开，A节点与随PHASE节点的电压，B节点则与随A节点电压加上电容器C2上的电压。

[029]初始振荡401(图4)会出现在PHASE节点上，它被加到A和B节点并到达比较器201的倒相输入端。由于其持续短，例如短于5纳秒(ns)，图3中未显示出此振荡来。消隐电路BC提供了例如5ns左右的短延迟，让比较器201得以忽略此初始振荡，以防止开关切换过早发生的可能性。

[030]在T10时刻，PHASE和A二节点电压下降到至少比PHASE节点的初始电压低200mV，图示中A节点降到-0.310V的电压水平。此时B节点降到约0.790V，刚低于D节点的电压0.8V。B节点电压刚刚低于D节点的电压后短时间内，比较器201认定OUT信号高，表示下FET Q2关断。当提供给PWM逻辑101的OUT信号升高了，PWM逻辑101设定UD信号以活化上FET Q1。从B节点电压降到低于D节点之时到PWM逻辑101设定UD信号来活化FET Q1之时，其间的总逻辑延迟大约小于20ns。从一个周期到另一个周期这个相对短的延迟实际上是常数，保证了不至于过早的开关切换，并且使得FET Q1和FET Q2切换之间的死时间最小化。

[031]综上所述，包含电容器C1和开关S1-1、S1-2和S2的开关电路的工作先是将电容器C1充电到预定的参考电压水平，例如0.2V。包含电容器C2和开关S1-3的取样电路的工作先是将电容器C2充电到PHASE节点的初始电压的水平，此时Q2开通紧接着PWM周期。两个电容器C1和C2的初始充电也反映了加到每一个上的公共模式电压，这在图示的实施例中为1.0V。采用了此1.0V预充电公共模式电压来优化比较器201的公共模式范围速度，还采用准确0.2V源作为准确探测器参考电压。公共模式电压可为任何合适的电压水平，可为0。如果电压源205被撤去，代之以将开关S1-2和S1-3直接接地，那么电容器C1初始充电到电压源203的电压，而电容器C2初始充电到PHASE节点的初始电压水平。公共模式电压可设置到任何合适的水平，以使所用的特定比较器的开关速度最大化。

[032]当这些PWM相位开关和PWM逻辑101启动关断Q2时，电容器C1上的电压被加到比较器201的非倒相输入端。PHASE节点与电容器C2两端电压之和电压被加到比较器201的倒相输入端。当PHASE节点电压从其初始水平降下了预定参考电压的量，表明下FET Q2被关断，此时OUT信号被设定为高位，表明上FET Q1可被开通。因为从一周到下一周负载电流有所变化(由于如象温度变化或如CPU之类的负载所要求的)，及因为FET RDSON是依赖温度变化的，PHASE节点的电压也会从一周到下一周有所变化及/或随时间漂移。体二极管自动零点比较器电路115对每一周期的初始PHASE电压作取样，且当该PHASE电压从其初始值降下了某参考量，如在图示实施例中的降下了200mV时，作开关切换。这样，死时间就减小了，而且不管负载和温度等条件的变化，从一周到下一周死时间基本上保持一致。

[033]图4显示在单通道MOSFET驱动器中将贯通保护集成进来后的定时关系图。PWM IN信号与LGATE、PHASE、和UGATE各节点相应信号的时间关系画在一起。此处每个节点和其所载信号采用相同的名字，除非另外指出。此情况下，PWM IN信号升高以启动每一PWM周期，并且响应某控制条件而下降以结束每一PWM周期。UGATE和LGATE信号为低来非活化(即关断)及为高来活化(即开通)它们各自相应的FET开关Q1和Q2。

[034]当PWM IN信号为低，由于逻辑运算PHASE节点也为低。在T1时刻，PWM IN信号升高以启动下一周。在T2时刻，LGATE信号被PWM逻辑101设定为从高到低以关断下FET Q1。响应LGATE信号的下降，PHASE节点开始振荡，如图示401。这种振荡反映为LGATE信号上的变迁403，也如图示。PHASE节点终于下滑到图示405处，当PHASE节点下降到比其初始电压水平低200mV，如图示的407处时，OUT信号被设定来指明上FET可被开通。经一短的逻辑延迟，在T3时刻UGATE信号被设定为高来开通上FET。当PHASE节点降到约-0.6V以下，体二极管BD开始导通。

[035]如图4所示，图中405处PHASE节点的斜率往往变化得非常慢，它通常是在FET本身内含的体二极管BD的大小的函数。主要因为在FET处于开通态时的电压降和该FET的紧接着的关断引起的自然振荡造成了相位节的可变化性，有鉴于此，体二极管探测是挑战性的。为减少死时间的尝试中，过早探测会引起误探测，而迟的探测又会增加死时间。本发明既能识别探测体二极管BD的恰当时间，又避免了连累死时间和/或引起误触发开关。

[036]虽然参照了它的几个优选的方案，对本发明作了详细描述，但是本发明还可能并且认为会有别的方案和变形。本技术领域的技术人员应该明白，他们可以容易地用这里披露的概念和特殊实施例为基础，去设计或修改别的结构，以实现本发明相同的目的，而并没有脱离本发明的精神和范围。