一种在ATM DSLAM中实现以太网VDSL接入的装置

摘要

本发明公开了一种在ATM DSLAM中实现以太网VDSL接入的装置，该装置包括：复用芯片、VDSL套片、FPGA器件、CPU、电源模块、时钟产生及驱动模块；复用芯片通过UTOPIA接口和微处理器接口分别与FPGA器件和CPU连接；VDSL套片通过SMII接口和微处理器接口分别与FPGA器件和CPU连接；FPGA器件用于将以太网数据包分割处理转换为ATM信元以及把ATM信元组成以太网数据包进行全双工位传送数据，并进行SMII接口与UTOPIA接口的物理层ID的静态捆绑；CPU用于控制和管理VDSL套片、FPGA器件复用芯片；电源模块通过电平转换产生不同电压值进行供电，时钟产生及驱动模块用于产生所需要的相应时钟信号。采用该装置可以在ATM DSLAM系统中实现ADSL和VDSL接入方式混插。

说明书

技术领域

本发明涉及一种利用DSL数字用户环路进行数据通讯的装置，尤其是涉及一种在ATM DSLAM中实现以太网VDSL接入的装置。

背景技术

随着DSL(Digital Subscriber Loop，数字用户环路)技术，特别是ADSL(Asymmetrical Digital Subscriber Loop，非对称数字用户环路)技术，不断得到用户和电信运营商的认可，DSLAM(Digital Subscriber Line AccessMultiplexer，数字用户线接入复用器)的建设在这两年已经真正成为宽带建设的热点。传统的DSLAM网络侧接口一般采用ATM(Asynchronous Transfer Mode，异步传送模式)接口，比较适合建有ATM城域网的电信运营商。这种基于ATM架构的DSLAM即为ATM DSLAM。

VDSL(Very high-speed Digital Subscriber Loop，甚高比特率数字用户线路)是用于近距离的超高速DSL技术，可在双绞铜线上传送比ADSL更高速的数据，VDSL提供了13Mbit/s到52Mbit/s的下行速率和1.5Mbit/s到26Mbit/s的上行速率。其最大的下行速率时传输线长度不超过300m，当传输速率在13Mbit/s以下时，传输距离可达1.5km。VDSL的高速率可以实现高质量的视频点播、互动游戏、交互式教学和可视电话等需要高带宽的应用。

虽然ATM网络发展速度放慢，但仍会长期存在，并在端到端Qos(Qualityof Service服务质量)保证、多业务承载方面具有无法替代的优势。为了保护投资，ATM DSLAM将会长期存在于ATM网络环境中。

对于现有的ATM DSLAM，一般只提供ADSL的接入方式，但是对于比较集中的大楼或者小区用户，VDSL这种距离适中的宽带接入方式由于其更高的传输速率则更具有吸引力。这就要求现有的ATM DSLAM最好支持VDSL和ADSL混插混用，以便技术向下兼容。实现这两种接入方式在设备上的融合，无疑是ADSL和VDSL结合的最佳方式。另外运营商还完全可以根据用户的分布情况、带宽需求、传输距离、线路质量状况等诸多客观因素灵活选择ADSL和VDSL接入技术，实现对不同用户的交叉覆盖。

发明内容

本发明所要解决的技术问题是提供一种在ATM DSLAM中实现以太网VDSL接入的装置，从而在现有的ATM DSLAM设备中实现ADSL和VDSL混插，以满足不同用户的不同需求。

为了解决上述问题，本发明提供了一种在ATM DSLAM中实现以太网VDSL接入的装置，用于ATM DSLAM系统，其特点在于，包括：复用芯片、VDSL套片、FPGA现场可编程门阵列、CPU处理器、电源模块、时钟产生及驱动模块；所述复用芯片通过UTOPIA接口(Universal Test & Operations PHY Interfacefor ATM ATM通用测试与操作接口)和微处理器接口分别与所述FPGA现场可编程门阵列和所述CPU处理器连接，并通过LVDS(Low Voltage DifferentialSignaling低压差分信号)接口与所述ATM DSLAM系统的核心板连接进行双向点对点通信；所述VDSL套片通过SMII接口(Serial Media IndependentInterface串行传输媒体无关接口)和微处理器接口分别与所述FPGA现场可编程门阵列和所述CPU处理器连接，并通过双绞线发送和接收以太网数据；所述FPGA现场可编程门阵列用于将以太网数据包分割处理转换为ATM信元以及把ATM信元组成以太网数据包进行全双工位传送数据，并进行SMII接口与UTOPIA接口的物理层ID的静态捆绑；所述CPU处理器用于控制和管理所述VDSL套片、FPGA现场可编程门阵列和复用芯片；所述电源模块通过电平转换产生不同电压值进行供电，所述时钟产生及驱动模块用于产生所需要的相应时钟信号。

上述的以太网VDSL接入的装置，其特点在于，所述FPGA现场可编程门阵列还用于进行数据流量控制。

上述的以太网VDSL接入的装置，其特点在于，进一步包括与所述FPGA现场可编程门阵列连接的SSRAM同步静态随机存储器。

上述的以太网VDSL接入的装置，其特点在于，所述FPGA现场可编程门阵列进一步包括发送/接收SMII接口模块，发送/接收分段处理模块、UTOPIA接口模块、外部/内部存储控制器模块、微处理器接口模块和内部存储器；所述发送/接收SMII接口模块通过所述发送/接收分段处理/重组模块与所述UTOPIA接口模块连接，所述外部/内部存储控制模块分别与所述发送/接收分段处理/重组模块、发送/接收SMII接口模块和微处理器接口模块连接，所述内部存储器与所述内部存储控制模块连接。。

上述的以太网VDSL接入的装置，其特点在于，所述接收SMII接口模块，用于将接收的数据经串并变换成10位数据，其中2bit用于SMII接口控制，其余8位为有效数据，同时控制有效数据写入相应帧缓冲中；所述发送SMII接口模块，用于将来自所述UTOPIA接口模块的以太网数据包分组写入相应发送端口帧缓冲中。

上述的以太网VDSL接入的装置，其特点在于，所述发送分段处理模块，用于根据调度表的安排，将来自所述SMII接口模块的以太网数据帧转换并分段处理成支持AAL5(ATM Adaptation Layer 5 ATM适配层5)协议的ATM信元，发送至所述UTOPIA接口模块的对应端口；所述接收分段重组模块，用于轮询所述UTOPIA接口模块的各接收端口队列，启动对所述端口数据接收处理，并将所接收的ATM信元转换成以太网数据帧。

上述的以太网VDSL接入的装置，其特点在于，所述外部/内部存储控制器模块，用于完成外部/内部SSRAM总线接口，并对所述发送/接收分段处理/重组模块、发送/接收SMII接口模块和微处理器接口模块读写外部/内部SSRAM的操作进行仲裁。

上述的以太网VDSL接入的装置，其特点在于，所述接收分段处理/重组模块在对所述外部/内部SSRAM进行读写操作时具有最高优先级。

采用上述装置，可以克服现有的ATM DSLAM设备中单一的ADSL接入方式，实现ADSL和VDSL混插技术。

下面结合附图和实施例对本发明进行详细说明。

附图说明

图1为本发明所用的VDSL用户板主要结构框图。

图2为图1中FPGA内部主要结构框图。

具体实施方式

以太网的VDSL接入是通过VDSL用户板与ATM DSLAM产品配合来实现的，以中兴通讯公司的ZXDSL 8220系统为例，该ZXDSL 8220是一种ATM DSLAM产品，该系统中主要包括上连板、核心板和用户板。该VDSL用户板的功能是完成基于Infineon方案的VDSL系统的用户接口和上连汇聚。从上连方案看，它与一般的ADSL用户板没有什么区别，但是由于Infineon方案的VDSL系统常用的是基于IP的，所以在本实施中是在单板内部采用一块FPGA来实现以太网接口(SMII)到ATM接口(UTOPIA)的转换。

如图1所示为VDSL用户板各功能模块的连接示意图。该DSL用户板包括包括：复用芯片3、VDSL套片1、FPGA现场可编程门阵列2、CPU处理器4、电源模块6、时钟产生及驱动模块7。其中，VDSL套片1是利用基于QAM(Quadrature Amplitude Modulation正交幅度调制)的VDSL技术在双绞线上发送和接收以太网数据。该FPGA现场可编程门阵列2负责把以太网数据包分割处理转换为ATM信元以及把ATM信元重组成以太网数据包。该FPGA现场可编程门阵列2完成的功能包括实现10M/100Mbps以太网接口速率全双工传送数据、数据流量控制以及SMII接口和UTOPIA接口的PHY ID的静态捆绑。复用芯片3提供UTOPIA总线接口、LVDS接口和微处理器接口。VDSL用户板上的复用芯片3在ZXDSL 8220系统中与核心板的复用芯片配合使用，通过背板连接，完成点对点的通信。整个业务数据流向如图1所示是双向的，从用户线过来的数据到VDSL套片1，经过该FPGA现场可编程门阵列2的接口转换再到复用芯片3，再转换为LVDS信号上背板。CPU微处理器4的作用在于控制和管理VDSL套片1、FPGA现场可编程门阵列2和复用芯片3。电源模块6通过电平转换产生不同电压值的电源为各类芯片进行供电，时钟产生及驱动模块7根据各类芯片所需产生不同的时钟信号。

如图2所示为FPGA内部主要结构框图。该FPGA现场可编程门阵列2内部主要分为发送SMII接口模块(TxSmii)21、接收SMII接口模块(RxSmii)22、发送分段处理模块(TxSar)23、接收分段重组模块(RxSar)24、UTOPIA接口模块25(Utopia)、外部存储控制器模块26(Emc)、内部存储控制器模块27(Imc)、微处理器接口模块28(CpuItf)等模块。其中，外部存储控制器模块26(Emc)与同步静态随机存储器30(SSRAM)连接，内部存储控制器模块27(Imc)与内部存储器29(RAM)连接。各个模块的功能分别说明如下：

该接收SMII接口模块(RxSmii)22进行的工作如下：

24路全双工125Mbps SMII接收接口的数据经串并变换后降为12.5MHz的10位数据其中2bit用于SMII接口控制，其它8bit位有效数据每2个8bit有效数据组成一个16位有效数据，写入接口帧缓冲。同时，RxSmii控制器222对24路输入轮询，若某一路接口帧缓冲非空，则选择该路，然后查询内部RAM中该路的上行链路端口信息表，根据读写指针判断端口外部帧缓冲是否非满，若是，则启动数据搬移，帧数据被写入到外部RAM帧缓冲中，如同步静态随机存储器30(SSRAM)，并对数据作CRC校验，若CRC错误，包计数指针不加一，帧被丢弃，若正确计数指针加一。修改后的指针存在内部存储器29(RAM)中该路的上行链路端口信息表中。

发送分段处理模块(TxSar)23进行的工作如下：

根据调度表的安排，在每个时隙启动发送对应端口的数据。首先查询UTOPIA接口模块25(Utopia)发送队列(TxQueue)是否非满，若满，则不启动发送，若非满，则启动发送，进行下一步操作。然后查询内部存储器29(RAM)中的上行链路端口信息表，根据读写指针判断端口是否有包需要发送。若无，则该时隙不发信元；若有，则该包添加1483B头后组成AAL5的CPCS-PDU，经AAL5分段处理，在该时隙发送一个信元到UTOPIA接口模块25(Utopia)的该端口发送队列中，修改UTOPIA接口模块25(Utopia)该端口的写指针。其次，修改该端口上行链路端口信息表中的读指针，并写入内部存储器29(RAM)。1483B协议封装中MAC帧具有CRC(PID＝0x0001)和不具有CRC(PID＝0x0007)两种处理方式均支持。

该接收分段重组模块(RxSar)24进行的工作如下：

首先，轮询UTOPIA接口模块25(Utopia)各接收端口队列，若查到某一端口非空，则启动该端口的接收处理；然后，查询该端口外部缓冲区是否满，若满，则跳到下一端口，若非满，进行下一步处理；其次，对收到的信元做AAL5接收重组及去除1483B协议头的处理，将恢复出的以太帧数据写入外部帧缓冲中，并修改该端口在内部存储器29(RAM)中下行链路端口信息表中的写指针，同时也修改UTOPIA接口模块25(Utopia)接收端口读指针。

该发送SMII接口模块(TxSmii)21进行的工作如下：

首先，24个发送SMII口被分为3组(0～7，8～15，16～23)，TxSmii控制器212轮询3组端口，原则上每次最多向其中一组的接口帧缓冲211写入64bytes内容，然后切换到下一组。当轮询到某一组的时候，TxSmii控制器212从上一次发送端口依次查询下行链路端口信息表中读写指针，若扫描完该组8个端口，外部缓冲均为空，则跳过该组，在此之前若查到某一端口缓冲非空，则搬移该端口数据。然后，每次一组端口得到总线时，在该组当前端口整个包数据搬完之前，不切换到下一端口，直到搬完后，才切换到下一需要发送的端口。每次搬移都将修改下行链路端口信息表中读指针。每组8个发送端口共用100Mbps带宽，整个发送链路理论上有300Mbps的带宽。

外部存储控制器模块26(Emc)进行的工作如下：

首先，完成外部SSRAM总线接口功能。其次，对发送SMII接口模块(TxSmii)22、接收SMII接口模块(RxSmii)21、发送分段处理模块(TxSar)23、接收分段重组模块(RxSar)24、UTOPIA接口模块25(Utopia)、微处理器接口模块28五个模块读写外部的同步静态随机存储器30(SSRAM)的操作进行仲裁，给接收SMII接口模块(RxSmii)21以最高优先级，从而保证其800Mbps以上的瞬时带宽。外部的同步静态随机存储器30(SSRAM)运行在32bit*50MHz，理论上具有1.6Gbps的带宽。为保证外部总线带宽的充分利用，访问外部的同步静态随机存储器30(SSRAM)必须以32bit的操作方式，而且最好使用连续多周期访问，这一点通过对内外部帧缓冲RAM按64bytes分块管理的方式予以了保证。

内部存储控制器模块27(Imc)进行的工作如下：

首先，完成内部SSRAM总线接口功能。其次，发送SMII接口模块(TxSmii)22、接收SMII接口模块(RxSmii)21、发送分段处理模块(TxSar)23、接收分段重组模块(RxSar)24、UTOPIA接口模块25(Utopia)、微处理器接口模块28五个模块读写内部存储器29(RAM)的操作进行仲裁，给接收SMII接口模块(RxSmii)21以最高优先级，从而保证其实时性。内部存储器29(RAM)主要用于存储下列信息：调度表、上行链路端口信息表、下行链路端口信息表。内部存储器29(SRAM)运行在32bit*50MHz，理论上具有1.6Gbps的带宽。

该UTOPIA接口模块25(Utopia)主要完成如下工作：

在发送方向，24路各自独立占用发送帧缓冲的一块固定空间，用于缓存最多每路4个信元(cell)，发送模块轮询每路帧缓冲，若非空且发送口允许发送，则用该路对应的地址发送信元。在接收方向，24路各自独立占用接收帧缓冲的一块固定空间，用于缓存最多每路4个信元(cell)，接收模块将收到的信元写入对应端口的信元缓冲中，若缓冲满，则对外部发送方产生回压信号。24路独立缓冲的机制，可以避免单路拥塞造成整个UTOPIA接口模块25(Utopia)其它路均不能发送信元的情况。

微处理器控制模块28(CpuItf)主要实现与外部CPU的接口功能，以方便CPU微处理器4对FPGA现场可编程门阵列2进行操作、维护和管理。系统可通过该接口对FPGA现场可编程门阵列2进行配置，读取状态和统计信息，FPGA现场可编程门阵列2可向系统发出中断。

以上所述仅为本发明其中的较佳实施例而已，并非用来限定本发明的实施范围；凡按照本发明权利要求所作的均等变化与修饰，均为本发明权利要求所涵。