存储设备、带有存储设备的显示控制驱动器、以及使用显示控制驱动器的显示设备

摘要

一种存储设备包括存储器(5)和控制电路(6)。存储器包括成行列矩阵式排列的单元。这些单元被分组成槽，并且每一个槽包括至少一列单元。控制电路以行为单位发出读操作指令，并且以单元为单位发出写操作指令，并且当对一个特定槽的一个特定单元执行写操作时，以槽为单位禁止读操作。

说明书

技术领域

本发明涉及存储设备、带有存储设备的显示控制驱动器、以及使用显示控制驱动器的显示设备。

背景技术

图1为框图，示出了现有的液晶显示设备(LCD)。如图1所示，LCD 101包括用于生成显示数据的CPU 2，LCD控制驱动器103，以及用于显示显示数据的LCD面板4。LCD控制器103存储由CPU 2生成的用于一屏输出的显示数据，然后将所保持的用于一条水平线的显示数据一次性输出到LCD面板4。LCD控制驱动器103的组成包括显示RAM(随机存储器)105，用于存储显示数据；控制电路106，用于控制显示RAM 105；以及锁存器部107，用于锁存从显示RAM 105输出的用于一条水平线的显示数据，然后将该数据一次性输出到LCD面板4。

除了CPU 2的写操作(下面称之为CPU写操作)和CPU 2的读操作(下面称之为CPU读操作)以外，还需要从显示RAM 105到LCD面板4进行读操作(下面称之为LCD读操作)。LCD读操作与CPU写/读操作异步。执行CPU读操作是用于验证显示数据是否确实被写入显示RAM 105，用于在发生故障的情况下进行测试，以及用于操作显示数据。此时，为了避免在CPU写/读操作和LCD读操作之间发生冲突，应该考虑使用具有一个写端口和两个读端口的RAM。不过，这种RAM面积较大，价格较高。因此，通常使用单端口RAM作为显示RAM，并且根据时分方法来执行仲裁控制，如国际公开WO00/03381中所述。

图2为电路图，示出了现有的LCD控制驱动器，它的显示RAM带有一个端口。图3A～3C为时序图，示出了LCD控制驱动器的操作。图4A-1～4A-6示出了该LCD控制驱动器103的针对每一个单元的操作。图4B-1和4B-2为时序图，示出了LCD控制驱动器103的操作。如图2所示，存储元件8被排列于显示RAM 105的矩阵中。在X方向上的一行中排列的预定数目个存储元件8组成了一个单元9，用于存储针对一个像素的显示数据。在该例中，组成一个单元9的存储元件8的个数为18，并且存储元件8存储18比特位的数据。这说明显示数据的每一个像素以三种颜色来显示，并且每一个颜色具有26个灰度级。如图2所示，地址(XADDi，YADDj)被分配给单元9。需要指出的是，图2所示的X方向对应于LCD面板4的水平方向，并且Y方向对应于LCD面板4的垂直方向。

另外，为排列于X方向上的每一行存储元件8提供有一条字线111。另外，为排列于Y方向上的每一列存储元件8提供有一条数据线12和一条比特线13。因此，每一个存储元件8与字线111、数据线12和比特线13相连。还有，锁存器部107包括多个锁存器10，每一个锁存器是为一列存储元件8而提供的。这样，锁存器10的个数等于存储元件8的列数。每一个锁存器10通过数据线12与一列存储元件8相连，并且所有的锁存器10都连接到共用布线114。

下面来讲述现有LCD控制驱动器103的操作。如下面所述的，LCD读操作请求的产生与CPU写/读操作异步。不过，单端口RAM无法同时执行CPU写/读操作和LCD读操作。因此使用了时分控制。如图3A～3C所示，假设在时刻T101产生了LCD读请求，则启动了LCD读操作，以响应LCD读请求。不过，如果在LCD读操作期间，在时刻T102启动了CPU写操作，则LCD读操作停止。在时刻T103结束CPU写操作之后，LCD读操作重新启动。需要指出的是，CPU写操作是以由控制电路106所提供的相对较大的功率来执行的，并且LCD读操作是以在存储元件8中积累的小电流来执行的。因此，LCD读操作需要的访问时间要比CPU写操作的访问时间长。例如，LCD读操作所需的访问时间为CPU写操作的访问时间的三倍。

下面将参考图4A-1～4A-6和4B-1～4B-2来详细讲述该现有LCD控制器103的操作。为了简化讲述，图4A-1～4A-6和4B-1～4B-2只示出了排列于3行×5列的矩阵中的单元。在图4A-1～4A-6中，标有[CPU]的单元表示该单元处于CPU写操作中，并且标有[LCD]的单元表示该单元处于LCD读操作中。如图4A-1～4A-6和图4B-1～4B-2所示，在时刻T111，对地址为(X＝0，Y＝0)的单元(下面称之为单元(X＝0，Y＝0))执行CPU写操作。此时，不在其他单元上执行CPU写/读操作和LCD读操作。

下一步，在结束了对单元(X＝0，Y＝0)的CPU写操作之后，在时刻T112至T114期间，在由地址(Y＝0)所指定的一行单元上执行LCD读操作。如上所述，LCD读操作的访问时间必需等于CPU写操作的访问时间的三倍。这样，LCD读操作在时刻T112处并没有完成，并且LCD读操作在时刻T114处才完成。在图4A-4，这是通过位于每一个单元中的索引t的值来表示的。也就是说，假设根据在LCD读操作中的T112 T113 T114的时间流逝，索引t逐次加1，为123，并且在t＝3时刻，LCD读操作完成。标有[OK]的单元表示CPU读操作在该单元中完成。需要指出的是，如果LCD读操作在t＝3之前停止，则下一个LCD读操作再次从t＝1开始计数。在时刻T112至时刻T114期间，CPU 2不能对其他单元执行CPU写操作。然后，产生了等待时间。

下一步，在时刻T115，对单元(X＝1，Y＝0)执行CPU写操作。在时刻T115之后，从时刻T116至时刻T118期间，既不执行CPU写操作，也不执行LCD读操作。此时，在CPU 2中生成等待时间。然后，在时刻T119，对单元(X＝2，Y＝0)执行CPU写操作。之后，CPU2的操作周期为从时刻T111至T114的四个单位时间。这样，需要20个单位的时间来对由地址(X＝0至4，Y＝0)所指定的单元行执行CPU写操作。

不过，该现有的例子存在如下问题。如上所述，在LCD控制驱动器103中，在恒定周期中产生了CPU写操作，并且其优先级比LCD读操作的优先级高，以便不会为CPU 2增加负担。不过，LCD读操作是用于将显示数据写入到LCD面板4的操作，并且需要在一定时期内一直执行。因此，为了保留执行LCD读操作的时间段，CPU写操作的操作周期必须足够低。因此，在CPU 2中产生了等待时间。不过，在等待时间期间，CPU 2不能执行其他处理，并且处于等待状态。结果，CPU 2不能以初始运算速度来操作。这样，由于使用了单端口RAM来作为显示RAM，CPU的运算速度将不可避免地要下降一些。

近年来，在诸如移动电话等可移动终端中安装的LCD，需要具有许多的功能、许多的灰度级和更大的屏幕。因此，置于LCD中的显示RAM的规模不断增大。另一方面，对于显示RAM来说，需要具有诸如访问速度改善和功率消耗下降等更高的性能。在这种情况下，从增加RAM规模的角度来看，甚至现有性能的维护变得更加困难。因此，需要有一种技术，它能够在使用单端口RAM来作为显示RAM的同时，使CPU的运算速度更高。

为此目的，提出这样一种技术，其中在LCD控制驱动器中另外安装了一个存储器，显示数据从CPU写入到存储器中，并且之后CPU被释放，如在作为第二现有例子的日本未决公开的专利申请(JP-A-Heisei6-324650)中所公开的那样。这样，CPU的负载得到减少，从而加快CPU的运算速度。不过，上述第二现有例子具有如下问题。也就是说，在第二现有例子中公开的技术除了显示RAM以外，需要进一步安装一个存储器。这样，使得LCD控制驱动器的规模更大，并且其成本也会上升。

发明内容

因此，本发明的目标是提出一种用于显示数据的存储设备、带有该存储设备的显示控制驱动器、以及显示面板，其中在不增加存储设备的规模和面积的情况下，可以提高CPU的运算速度。

根据本发明的一个方面，存储设备包括存储器和控制电路。存储器包括成行列矩阵式排列的单元。这些单元被分组成槽，并且每一个槽包括至少一列单元。控制电路以行为单位发出读操作指令，并且以单元为单位发出写操作指令，并且当对一个特定槽的一个特定单元执行写操作时，以槽为单位禁止读操作。

这里，每一个单元在行方向上可以包括预定数目个存储元件。在这种情况下，存储设备可以进一步包括锁存器部，它为从存储器中读出的一行单元锁存数据。锁存器部可以包括分别为各列存储元件提供的多个锁存器。另外，多个锁存器以槽为单位受到控制电路的控制。

另外，存储器进一步可包括两条字线、一条子字线和第一开关。为每一个单元行提供了两条字线。其中一条字线用于写操作，并且另一条字线用于读操作。在每一槽中为每一行的单元提供了子字线。在每一槽中提供的第一开关用于每一行，以便响应来自控制电路的开关控制信号，选择两条字线之一，并且将所选字线与子字线相连。

另外，每一个槽在行方向上可以只包括一列单元。地址可以包括X地址和Y地址，Y地址指明每一个单元行，并且X地址指明每一个单元列。X地址在行方向上逐次加1。在这种情况下，将依次对根据Y地址来指明的该行各单元执行写操作，同时对单元行执行读操作。

另外，每一个槽在行方向上可以只包括一个单元列。地址可以包括X地址和Y地址，Y地址指明每一个单元行，并且X地址指明每一个单元列。在每一个槽中预定数目个行单元被依次分配以不同的X地址来作为一组，并且每一行的单元被分配以依次不同的X地址。在这种情况下，将以槽为单位对被分配以相同X地址的各单元依次执行写操作，同时对每一个单元行执行读操作。另外，在读操作中每一个单元的访问时间是在写操作中该单元的访问时间的n倍。当大于n的最小整数为N时，组中单元的数目最好是大于N+1。

另外，每一个槽在行方向上可以包括多个单元列。地址可以包括X地址和Y地址，Y地址指明每一个单元行，并且X地址指明每一个单元列。在每一个槽中预定数目个行单元被依次分配以不同的X地址来作为一组，并且每一行的单元被依次分配以不同的X地址。在这种情况下，将以槽为单位对被分配以相同X地址的各单元依次执行写操作，同时对每一个单元行执行读操作。另外，在读操作中每一个单元的访问时间可以是在写操作中该单元的访问时间的n倍。当大于n的最小整数为N时，组中单元的数目最好是大于N+1。

另外，存储器可以包括两个槽，并且每一个槽在行方向上可以包括多个单元列。地址可以包括X地址和Y地址，Y地址指明每一个单元行，并且X地址指明每一个单元列。在每一个槽中的行单元被分配以不同的X地址，并且每一个单元行的各单元被依次分配以不同的X地址。在这种情况下，可以对两个槽交替执行写操作，同时对没有执行写操作的其中一个槽执行读操作。

根据本发明的另一方面，显示控制驱动器包括存储器和控制电路。存储器包括在行列矩阵中排列的单元。这些单元被分组成槽，每一个槽包括至少一个单元列。控制电路以行为单位发出读操作指令，并且以单元为单位发出写操作指令，并且当对一个特定槽的一个特定单元执行写操作时，以槽为单位禁止读操作。

这里，显示控制驱动器可以进一步包括锁存器部，它为从存储器中读出的一行单元锁存数据。锁存器部可以包括分别为各列存储元件提供的多个锁存器。

根据本发明的另一方面，显示设备包括具有多个像素的显示面板，以及包括存储器和控制电路的显示控制驱动器。存储器包括成行列矩阵式排列的单元。每一个单元存储用于多个像素之一的显示数据，这些单元被分组成槽，并且每一个槽包括至少一列单元。控制电路以行为单位发出读操作指令，并且以单元为单位发出写操作指令，并且当对一个特定槽的一个特定单元执行写操作时，以槽为单位禁止读操作。通过读操作从存储器中读出的显示数据被显示在显示面板的一条水平线上。

这里，每一个单元在行方向上可以包括预定数目个存储元件。在这种情况下，显示控制驱动器可以进一步包括锁存器部，它为从存储器中读出的一行单元锁存数据。锁存器部可以包括分别为各列存储元件提供的多个锁存器。另外，多个锁存器以槽为单位受到控制电路的控制。

另外，存储器进一步可以包括两条字线、一条子字线和第一开关。提供的两条字线用于每一个单元行。其中一条字线用于写操作，并且另一条字线用于读操作。在每一槽中为每一行的单元提供了子字线。在每一槽中提供的第一开关用于每一行，以便响应来自控制电路的开关控制信号，选择两条字线之一，并且将所选字线与子字线相连。

根据本发明的另一方面，控制显示方法可以通过对各个存储器执行读操作，其中存储器可以包括成行列矩阵式排列的单元，这些单元被分组成槽，并且每一个槽包括至少一列单元；通过以存储器的各单元为单位执行写操作；以及在对一个特定槽的一个特定单元执行写操作时，通过以槽为单位禁止读操作来实现。

这里，每一个槽在行方向上可以只包括一列单元，地址可以包括X地址和Y地址，Y地址指明每一个单元行，并且X地址指明每一个单元列。X地址在行方向上逐次加1。在这种情况下，将依次对根据Y地址来指明的该行各单元执行写操作，同时对单元行执行读操作。

另外，每一个槽在行方向上可以只包括一个单元列。地址可以包括X地址和Y地址，Y地址指明每一个单元行，并且X地址指明每一个单元列。在每一个槽中预定数目个行单元被依次分配以不同的X地址来作为一组，并且每一行的单元被依次分配以不同的X地址。在这种情况下，将以槽为单位对被分配以相同X地址的各单元依次执行写操作，同时对每一个单元行执行读操作。

另外，每一个槽在行方向上可以包括多个单元列，地址可以包括X地址和Y地址，Y地址指明每一个单元行，并且X地址指明每一个单元列。在每一个槽中预定数目个行单元被依次分配以不同的X地址来作为一组，并且每一行的单元被依次分配以不同的X地址。在这种情况下，将以槽为单位对被分配以相同X地址的各单元依次执行写操作，同时对每一个单元行执行读操作。

另外，存储器可以包括两个槽，并且每一个槽在行方向上可以包括多个单元列。地址可以包括X地址和Y地址，Y地址指明每一个单元行，并且X地址指明每一个单元列。在每一个槽中的行单元被分配以不同的X地址，并且每一个单元行的各单元被依次分配以不同的X地址。在这种情况下，可以对两个槽交替执行写操作，同时对没有执行写操作的其中一个槽执行读操作。

附图说明

图1为框图，示出了现有的液晶显示(LCD)设备；

图2为电路图，示出了具有单端口显示RAM作为存储设备的现有LCD控制驱动器；

图3A～3C为时序图，示出了现有的LCD控制驱动器的操作；

图4A-1～4A-6示出了LCD控制驱动器对单元的操作；

图4B-1和4B-2为时序图，示出了LCD控制驱动器的操作；

图5为框图，示出了根据本发明第一实施例的包括LCD控制驱动器的LCD设备；

图6为电路图，示出了根据本发明第一实施例的LCD控制驱动器；

图7A～7E为时序图，示出了LCD控制驱动器的操作；

图8A-1～8A-6示出了LCD控制驱动器对单元的操作；

图8B-1和8B-2为时序图，示出了LCD控制驱动器的操作；

图9为电路图，示出了根据本发明第二实施例的LCD控制驱动器；

图10示出了第二实施例的LCD控制驱动器中的单元地址的分配；

图11为电路图，示出了根据本发明第三实施例的LCD控制驱动器；

图12示出了第三实施例的LCD控制驱动器中的单元地址的分配；

图13A-1～13A-8示出了第三实施例中LCD控制驱动器对于单元的操作；

图13B-1和13B-2为时序图，示出了LCD控制驱动器的操作；

图14示出了根据第三实施例的第一修正的LCD控制驱动器中单元地址的分配；

图15示出了根据第三实施例的第二修正的LCD控制驱动器中单元地址的分配；

图16为电路图，示出了根据本发明第四实施例的LCD控制驱动器；以及

图17A～17F为时序图，示出了第四实施例中的LCD控制驱动器的操作。

具体实施方式

下面通过使用液晶显示(LCD)控制驱动器作为例子，并结合附图，来讲述根据本发明的带有用于显示数据的存储设备的显示控制驱动器，以及使用显示控制驱动器的显示设备。

(第一实施例)

首先来讲述根据本发明第一实施例的LCD控制驱动器。图5为框图，示出了根据第一实施例的包括LCD控制驱动器的LCD设备，LCD控制驱动器带有显示数据的存储设备。图6为电路图，示出了根据本发明第一实施例的LCD控制驱动器。图7A～7E为时序图，示出了LCD控制驱动器的操作。图8A-1～8A-6示出了LCD控制驱动器对单元的操作，并且图8B-1和8B-2为时序图，示出了LCD控制驱动器的操作。

如图5所示，液晶显示(LCD)设备1包括CPU 2、LCD控制驱动器3和LCD面板4。LCD控制驱动器3包括显示RAM 5，用于存储显示数据；控制电路6，用于控制显示RAM 5；以及锁存器部7，用于锁存从显示RAM 5输出的用于一条水平线的显示数据，然后将该数据一次性输出到LCD面板4上。需要指出的是，LCD控制驱动器3是在一个芯片上形成的。

如图6所示，在显示RAM 5中，多个存储元件8是以矩阵的形式排列，矩阵的行处于X方向，列处于Y方向。例如，18个存储元件8在X方向上排成一行组成一个单元9。因此，单元以矩阵的形式排列。当LCD面板4的像素个数在水平方向上为176个并且在垂直方向上为240个时，单元9的个数在X方向上为176个并且在Y方向上为240个。另外，在图6中单元在左端的X地址为X＝0(XADD0)。沿着X方向，X地址以1为单位增加，如X＝1，2，3，...另外，图6中单元在顶端的Y地址为Y＝0(YADD0)。沿着Y方向，Y地址以1为单位增加，如Y＝1，2，3，...显示RAM 5的单元在X方向上组成多个槽。每一个槽是由一列单元9组成。需要指出的是，为了方便说明，图6仅示出了槽A至C三个槽。不过，槽的个数等于单元9的列数。例如，当单元9的列数为176时，显示RAM 5的存储元件8组成176个槽。

另外，在显示RAM 5中，为排列于X方向的单元9的每一行提供LCD字线11a和CPU字线11b两条字线。这些字线11a和11b与为每一个单元9提供的开关15相连。子字线11c从开关15延伸至每一个单元9中的X方向。为每一个槽提供开关控制线17，以沿着Y方向延伸，并且共同与槽的开关15相连。另外，为每一个槽提供开关18，并且开关控制线17与开关18相连。结果，根据从开关18输出到开关控制线17的开关控制信号来控制每一个开关15。此时，LCD字线11a和CPU字线11b不会在同一槽中同时与子字线11c相连。另外，在第一实施例中，锁存器部7包括多个锁存器10，每一个锁存器是为一列存储元件8而提供的。为每一个槽控制锁存器10。也就是说，每一个槽中的锁存器10共同与锁存器控制线14相连，锁存器控制线14与每一个开关18相连。结果，控制电路6通过开关18来控制每一个槽中的锁存器10。如果在某一槽上执行CPU写操作，则每一个槽中的锁存器10的操作被禁止，也就是说，LCD读操作被禁止。另外，在没有执行CPU写操作的槽中，是允许锁存器10的操作的。

另外，控制电路6包括逻辑电路(图中未示出)，用于转换从CPU2输出的显示数据，以便显示数据可以被写入显示RAM 5中；电路单元19，其中为每一个存储元件提供了输入缓冲器和感应放大器；振荡器(图中未示出)，用于控制LCD读操作的时序；输出缓冲器(图中未示出)，用于将从锁存器部7输出的用于一条水平线的显示数据转换为电压信号，然后将其输出到LCD面板4。

下面来讲述LCD控制驱动器3的操作。需要指出的是，为了简化讲述，只讲述了槽A至C三个槽。如图7A～7E所示，假设在时刻T1产生LCD读请求。此时，LCD读操作的目标行单元由Y地址来表示。结果，在所有的槽A至C中启动对目标行的LCD读操作。假设在LCD读操作期间，在时刻T2启动CPU写操作。此时，CPU写操作的目标单元由X地址和Y地址来表示。接着，在每一个单元上继续执行CPU写操作。首先，在槽A中的单元上执行CPU写操作。因此，虽然停止了对槽A的LCD读操作，但是对槽B和C的LCD读操作得到继续。然后，当在时刻T3结束对槽A的CPU写操作时，重新启动对槽A的LCD读操作。之后，在时刻T4结束对槽B和C的LCD读操作。在这一时刻上对槽A的LCD读操作仍未结束。接下来，在时刻T5启动对槽B的CPU写操作。此时，虽然对槽A的LCD读操作还在继续，但是在时刻T4已经结束了对槽B的LCD读操作。因此，对槽B的CPU写操作不会与LCD读操作形成竞争。也就是说，对槽A的LCD读操作和对槽B的CPU写操作可以并行执行。然后，在时刻T6结束对槽B的CPU写操作之后，在时刻T7启动对槽C的CPU写操作。另外，此时，由于在时刻T4已经结束对槽C的LCD读操作，因此LCD读操作不会与之竞争。需要指出的是，LCD控制驱动器的周期是在时刻T2和T5之间。

结合图8A-1～8A-6以及图8B-1和8B-2，下面来详细讲述根据第一实施例的LCD控制驱动器3的另一操作。在上述例子中，LCD读操作的访问时间不会比CPU写操作的访问时间长很多。不过，在这个例子中，LCD读操作的访问时间约为CPU写操作的访问时间的3倍。

如图8A-1所示，在时刻T11，在单元(X＝0，Y＝0)上执行CPU写操作。同时，在由地址(X＝0～4，Y＝0)表示的单元行上执行LCD读操作。不过，如上所述，在执行CPU写操作的槽中锁存器操作被禁止。因此，在单元(X＝0，Y＝0)上不会执行LCD读操作。因此，LCD读操作只在四个单元(X＝1～4，Y＝0)上得到执行。另外，LCD读操作需要的访问时间约等于CPU写操作的3倍。因此，在时刻T11，LCD读操作仍未完成。该状态用t＝1来表示。在时刻T11，对单元(X＝0，Y＝0)的CPU写操作结束。

接下来，如图8A-2所示，在时刻T12，在单元(X＝1，Y＝0)上执行CPU写操作。此时，虽然停止了对单元(X＝1，Y＝0)的LCD读操作，但是对三个单元(X＝2～4，Y＝0)的LCD读操作继续处于它们的原始状态。该状态用t＝2来表示。另外，在时刻T11，对结束了CPU写操作的单元(X＝0，Y＝0)启动了LCD读操作。该状态用t＝1来表示。需要指出的是，在对单元(X＝0，Y＝0)的CPU写操作和对单元(X＝1，Y＝0)的CPU写操作之间CPU写信号变低的时间被称为恢复时间。从CPU写信号一旦被设定为低电平之后，到再次被允许上升到高电平为止的这一段时间很短。

接下来，如图8A-3所示，在时刻T13，在单元(X＝2，Y＝0)上执行CPU写操作。此时，虽然停止了对单元(X＝2，Y＝0)的LCD读操作，但是对三个单元(X＝0，3，4，Y＝0)的LCD读操作继续处于它们的原始状态。结果，在单元(X＝0，Y＝0)中，状态用t＝2来表示，并且在单元(X＝3，4，Y＝0)中，状态用t＝3来表示。因此，对单元(X＝3，4，Y＝0)的LCD读操作结束。而且，对在时刻T12结束了CPU写操作的单元(X＝1，Y＝0)启动了LCD读操作。该状态用t＝1来表示。

接下来，如图8A-4所示，在时刻T14，在单元(X＝3，Y＝0)上执行CPU写操作。此时，由于在时刻T13，对单元(X＝3，Y＝0)的LCD读操作已经结束，因此CPU写操作不会与之竞争。另外，对两个单元(X＝0，1，Y＝0)的LCD读操作得到继续。结果，在单元(X＝0，Y＝0)中，状态用t＝3来表示，并且LCD读操作结束。在单元(X＝1，Y＝0)中，状态用t＝2来表示。另外，对在时刻T13结束了CPU写操作的单元(X＝2，Y＝0)启动了LCD读操作。该状态用t＝1来表示。

接下来，如图8A-5所示，在时刻T15，在单元(X＝4，Y＝0)上执行CPU写操作。此时，由于在时刻T13，对单元(X＝4，Y＝0)的LCD读操作已经结束，因此CPU写操作不会与之竞争。另外，对两个单元(X＝1，2，Y＝0)的LCD读操作得到继续。结果，在单元(X＝1，Y＝0)中，状态用t＝3来表示，并且LCD读操作结束。另外，在单元(X＝2，Y＝0)中，状态用t＝2来表示。在时刻T15，结束了对由地址(Y＝0)表示的行的CPU写操作。

接下来，如图8A-6所示，在时刻T16，在单元(X＝2，Y＝0)中，状态用t＝3来表示，并且LCD读操作结束。结果，结束了对由地址(Y＝0)表示的单元行的LCD读操作。需要指出的是，此时CPU 2可以启动对由地址(Y＝1)表示的下一个单元行的CPU写操作。之后，执行类似的操作。在这种情况下，CPU 2的操作周期为一个单位时间。因此，在五个单位时间内结束对由地址(Y＝0)表示的单元行的CPU写操作。

这样，通过CPU写操作，用于一屏的显示数据从CPU 2写到显示RAM 5。通过LCD读操作，从显示RAM 5读出的用于一条水平线的显示数据是通过锁存器区7来锁存的。接下来，锁存器区7将显示数据转换成较高的驱动电压信号，并且将一组用于一条水平线的显示数据输出到LCD面板4。结果，LCD面板4显示显示数据。

在第一实施例中，显示RAM 5的存储元件8被分组成多个槽，并且对没有执行CPU写操作的槽执行LCD读操作。因此，没有必要在CPU写操作之间提供专用的访问时间来执行LCD读操作。因此，CPU能够以CPU原始的操作速度，将显示数据输出到LCD控制驱动器，而不用考虑LCD读操作所必需的访问时间。结果，CPU上的负载可以得到减轻，从而加快了CPU的操作周期。

下面来讲述显示RAM 5的周期的例子。现有LCD控制驱动器的制造如下。也就是说，当以0.25μm的处理来制造时，驱动电压设定为1.8V，使用阈值电压Vt作为P型晶体管的阈值电压和N型晶体管的阈值电压的中间值，并且将温度设定为25。在这种情况下，RAM周期成为CPU写(读)操作的访问时间(80ns)+LCD读操作的访问时间(100ns)＝180ns。这与5.56MHz的频率是对应的。

另一方面，在根据第一实施例的LCD控制驱动器中，在类似于现有LCD控制驱动器的条件之下，RAM周期为CPU写(读)操作的访问时间(80ns)+恢复时间(5ns)＝85ns。这与11.76MHz的频率是对应的。因此，与现有LCD控制驱动器的速度比为11.76MHz/5.56MHz＝约2.1倍。

另外，在显示RAM中，比特线的预先充电所消耗的电流通常占到整个消耗电流的80％。在现有的显示RAM中，字线共同适用于处于X方向上一行的所有单元。因此，即使仅对一个单元执行CPU写(读)操作，每次也要对所有单元的比特线执行预先充电。结果，消耗的电流大于必要电流。另一方面，在第一实施例中，在每一个槽中使用了子字线。因此，当对所选槽执行CPU写(读)操作时，只对所选槽的比特线进行预先充电。因此，可以减少所消耗的电流。

下面来讲述显示RAM的消耗电流的例子。在现有的显示RAM中，假设使用了16比特位总线，则整个存储元件的个数为132×176。另外，为了减少负载和提高周期，假设存储元件8被分组成(64×176)和(68×176)两个RAM。此时，如果假设在其中存储元件的个数为(68×176)的RAM中整个消耗电流为100，则比特线的预先充电所消耗的电流为80。

另一方面，在第一实施例中，由于RAM的存储元件被分组成槽，因此比特线的预先充电所消耗的电流(80)要除以68。因此，根据第一实施例的显示RAM的消耗电流是用于比特线预先充电的消耗电流(80/68)+除去预先充电的消耗电流(100-80)的合计＝21.176。这样，在第一实施例中，与比特线预先充电有关的电流消耗为(80/68)＝1.176就足够了。因此，关于整个显示RAM中的消耗电流，当现有的显示RAM假定为100时，第一实施例中的显示RAM为21.176。因此，消耗电流可以减少到约1/5。需要指出的是，与显示RAM的规模扩大相关的比特线预先充电所消耗的电流将会增加。因此，如上所述，消耗电流的减少效应将会越来越重要。

(第二实施例)

下面来讲述根据本发明第二实施例的LCD控制驱动器。图9为电路图，示出了第二实施例中的LCD控制驱动器，并且图10示出了LCD控制驱动器中的每一个单元的地址分配方法。在第一实施例中，单元所分配的X地址沿着X方向依次增加，如X＝0，1，2，...，并且所分配的Y地址沿着Y方向依次增加，如Y＝0，1，2，...。因此，显示RAM的存储元件8组成多个沿着X方向的槽。因此，如第一实施例所述，水平地将显示数据写到显示RAM，也就是说，在沿着X方向上排列的单元上继续执行CPU写操作。换句话说，在对一个槽执行CPU写操作之后，可以在下一个时点在另一槽上执行CPU写操作。结果，CPU写操作和LCD读操作可以并行执行，从而以很高的速度操作CPU。

不过，当将显示数据旋转90°后显示在LCD面板4上时，显示数据将在竖直方向上写入显示RAM。此时，在Y方向上排列的显示RAM的单元上继续执行CPU写操作。在这种情况下，在同一槽上CPU写操作继续执行。因此，当在槽上执行CPU写操作时，在该槽上不能执行LCD读操作。因此，不能获得较高速度的CPU操作。

在第二实施例中，与第一实施例不同的是，即使竖直地写入显示数据，所设计的显示RAM也可实现较高速度的CPU操作。如图9和10所示，在显示RAM 25中单元的地址分配的方法中，根据第二实施例的LCD控制驱动器不同于根据第一实施例的LCD控制驱动器3。需要指出的是，在图10中，以矩阵形式排列的场对应各自的单元，并且每一个场中所写的数字表示单元的X地址。显示RAM 25的存储元件8被分组成多个沿着X方向的槽，从图10的左端它们排列成槽A、槽B、槽C、...。与第一实施例相似，每一个槽是由单元列组成。

在由Y＝0表示的单元行中，对于单元的X地址，槽A为X＝0(XADD0)，槽B为X＝1(XADD1)，槽C为X＝2(XADD2)以及槽D为X＝3(XADD3)。另外，在由Y＝1表示的单元行中，对于单元的X地址，槽A为X＝3(XADD3)，槽B为X＝0(XADD0)，槽C为X＝1(XADD1)以及槽D为X＝2(XADD2)。而且，在由Y＝2表示的单元行中，对于单元的X地址，槽A为X＝2(XADD2)，槽B为X＝3(XADD3)，槽C为X＝0(XADD0)以及槽D为X＝1(XADD1)。这样，由X＝0～3表示的4个X地址被处理成一组，并且X地址依次被分配给每一个单元行，以便在4个连续的行中，相同的X地址不会总是被分配给同一个槽。类似地，在X≥4的X地址的情况下，4个X地址被处理为一组，以便相同的X地址不会分配给同一个槽。

在LCD控制驱动器3中，控制单元19控制CPU写/读操作，以便X地址服从上面的X地址分配规则。不过，在CPU执行CPU写操作的同时，可以改变在其上执行CPU写操作的目标单元的X地址。另外，在锁存器部7的后级中，提供了信号重排电路20，用于重新排列从对应于LCD面板4的像素的每一个单元所输出的显示数据的比特位。也就是说，如图10所示，在显示RAM 5中对应于Y＝1的单元行中，属于槽A、B、C、D、E、F、G、H、...的单元的X地址为X＝3、0、1、2、7、4、5、6、...。由对应于槽A、B、C、D、E、F、G、H、...的各个锁存器10锁存的显示数据也按照该顺序进行排列。不过，信号重排电路20根据Y地址来执行重排，以便显示数据为X＝0、1、2、3、4、5、6、7、...。第二实施例中不同于上述构造的其他构造与第一实施例的构造相似。

下面来讲述第二实施例的操作。当CPU 2将显示数据水平地写入显示RAM 25时，其操作与第一实施例类似。下面将讲述当显示数据被竖直写入时的操作。如图10所示，首先，在单元(X＝0，Y＝0)上执行CPU写操作。此时，在槽A上执行CPU写操作。LCD读操作可以在除槽A之外的槽上得到执行。接下来，在单元(X＝0，Y＝1)上执行CPU写操作。此时，在槽B上执行CPU写操作。LCD读操作可以在除槽B之外的槽上得到执行。接下来，在单元(X＝0，Y＝2)上执行CPU写操作。此时，在槽C上执行CPU写操作。接下来，在单元(X＝0，Y＝3)上执行CPU写操作。此时，在槽D上执行CPU写操作。

当结束对一行单元的LCD读操作时，通过锁存器部7将用于一条水平线的显示数据锁存起来。此时，由锁存器部7中的各个锁存器10来锁存的显示数据，按照LCD读操作的目标行单元的X地址顺序来排列。接下来，锁存器部7将用于一条水平线的显示数据输出到电路20。信号重排电路20重新排列显示数据，以与LCD面板4的像素一致。例如，排列从对应于Y＝1的行单元读出的显示数据的比特位，以便X地址成为X＝3、0、1、2、7、4、5、6...。不过，电路20重新排列它们，以便它们成为X＝0、1、2、3、4、5、6、7...。

这样，在第二实施例中，即使显示数据被竖直写入，在改变CPU写操作的目标单元时，CPU写操作的目标槽也会改变。例如，假设LCD读操作必需的访问时间是CPU写操作必需的访问时间的3倍。在这种情况下，如果分配给槽或单元列的X地址使LCD读操作执行一次，CPU写操作执行五次或更多，则在CPU写操作期间LCD读操作可以得以完成。因此，CPU的等待时间得以减少。第二实施例中不同于上述操作的其他操作与第一实施例相同。

在第二实施例中，在显示数据被水平写到显示RAM和在显示数据被竖直写入的两种情况下，CPU的操作速度可以更快。第二实施例中不同于上述效果的其他效果与第一实施例相似。

(第三实施例)

下面来讲述根据本发明第三实施例的LCD控制驱动器。图11为电路图，示出了根据第三实施例的LCD控制驱动器。图12示出了LCD控制驱动器中的单元X地址的分配方法。图13A-1～13A-8示出了用于每一个单元的LCD控制驱动器的操作，并且图13B-1和13B-2为时序图，示出了LCD控制驱动器的操作。

在第一实施例中，显示RAM的存储元件8被分组成用于每一列的槽，并且每一个槽包括一个单元列。不过，在第三实施例中，如图11和12所示，显示RAM的存储元件8被分组成槽，以便在一个槽中包括两列单元。从图11和12的左端，槽排列为槽A、槽B、槽C...。为一单元行提供一条LCD字线11a和一条CPU字线11b。在每一个槽中为一个单元行提供一个开关15。为每一个槽提供一条子字线11c、一条锁存器控制线14、一条开关控制线17和一个开关18。

另外，如图12所示，在由Y＝0表示的单元行中，槽A包括单元(X＝0，Y＝0)和单元(X＝4，Y＝0)，槽B包括单元(X＝1，Y＝0)和单元(X＝5，Y＝0)，槽C包括单元(X＝2，Y＝0)和单元(X＝6，Y＝0)，以及槽D包括单元(X＝3，Y＝0)和单元(X＝7，Y＝0)。另外，在由Y＝1表示的单元行中，槽A包括单元(X＝3，Y＝1)和单元(X＝7，Y＝1)，槽B包括单元(X＝0，Y＝1)和单元(X＝4，Y＝1)，槽C包括单元(X＝1，Y＝1)和单元(X＝5，Y＝1)，以及槽D包括单元(X＝2，Y＝1)和单元(X＝6，Y＝1)。而且，在由Y＝2表示的单元行中，槽A包括单元(X＝2，Y＝2)和单元(X＝6，Y＝2)，槽B包括单元(X＝3，Y＝2)和单元(X＝7，Y＝2)，槽C包括单元(X＝0，Y＝2)和单元(X＝4，Y＝2)，以及槽D包括单元(X＝1，Y＝2)和单元(X＝5，Y＝2)。而且，在由Y＝3表示的单元行上，槽A包括单元(X＝1，Y＝3)和单元(X＝5，Y＝3)，槽B包括单元(X＝2，Y＝3)和单元(X＝6，Y＝3)，槽C包括单元(X＝3，Y＝3)和单元(X＝7，Y＝3)，以及槽D包括单元(X＝0，Y＝3)和单元(X＝4，Y＝3)。在由Y＝4表示的单元行上分配X地址的方法与如上所述的在由Y＝0表示的单元行上的分配方法类似。另外，将≥8的X地址分配给槽E和后来的槽，这与将地址X＝0～7分配给槽的情况类似。例如，将8个单元处理成一组，并且分配X地址。而且，在锁存器部7的后级中，与第二实施例相似，所提供的信号重排电路(图中未示出)重新排列从对应于LCD面板4的像素排列的每一个单元输出的显示数据的比特位。在第三实施例中，不同于上述构造的其他构造与第一实施例相同。

下面结合图13A-1～13A-8以及图13B-1和13B-2来讲述根据第三实施例的LCD控制驱动器的操作。在图13A-1～13A-8以及图13B-1和13B-2中，只讲述槽A至D中由Y＝0表示的单元。不过，对槽E和后来槽的≥8的X地址单元，执行类似的操作。

如图13A-1～13A-8以及图13B-1和13B-2所示，在时刻T21，在单元(X＝0，Y＝0)上执行CPU写操作。同时，在由地址(Y＝0)表示的单元行上执行LCD读操作。不过，在执行CPU写操作的槽A中的单元上，不能执行LCD读操作。因此，在单元(X＝0，Y＝0)和在单元(X＝4，Y＝0)上不会执行LCD读操作。只在属于槽B、C和D的六个单元(X＝1、5、2、6、3、7，Y＝0)上执行LCD读操作。另外，LCD读操作需要的访问时间等于CPU写操作所需时间的3倍。因此，在时刻T21，LCD读操作仍未完成。该状态用t＝1来表示。在时刻T21，结束对单元(X＝0，Y＝0)的CPU写操作。

接下来，在时刻T22，在包含于槽B中的单元(X＝0，Y＝1)上执行CPU写操作。此时，停止对属于槽B的单元(X＝1，Y＝0)和单元(X＝5，Y＝0)执行LCD读操作。不过，对属于槽C和D的四个单元(X＝2，6，3，7，Y＝0)的LCD读操作得到继续。因此，该状态用t＝2来表示。另外，在时刻T21，对结束了CPU写操作的单元(X＝0，Y＝0)和单元(X＝4，Y＝0)启动了LCD读操作。该状态用t＝1来表示。

接下来，在时刻T23，在包含于槽C中的单元(X＝0，Y＝3)上执行CPU写操作。此时，虽然停止对属于槽C的单元(X＝2，Y＝0)和单元(X＝6，Y＝0)执行LCD读操作，但是对属于槽D和A的四个单元(X＝3，7，0，4，Y＝0)的LCD读操作得到继续。结果，在单元(X＝3，7，Y＝0)中，状态用t＝3来表示。LCD读操作结束。另外，在单元(X＝0，4，Y＝0)中，状态用t＝2来表示。而且，在时刻T22，对结束了CPU写操作的槽B的单元(X＝1，5，Y＝0)启动了LCD读操作。该状态用t＝1来表示。

接下来，在时刻T24，在包含于槽D中的单元(X＝0，Y＝3)上执行CPU写操作。此时，在时刻T23，对属于槽D的单元(X＝3，Y＝0)和单元(X＝7，Y＝0)的LCD读操作已经结束。因此，CPU写操作不会与之竞争。另外，对属于槽A和B的四个单元(X＝0，4，1，5，Y＝0)的LCD读操作得到继续。结果，在单元(X＝0，Y＝0)和单元(X＝4，Y＝0)中，状态用t＝3来表示。因此，LCD读操作结束。另外，在单元(X＝1，Y＝0)和单元(X＝5，Y＝0)中，状态用t＝2来表示。而且，对在时刻T23结束了CPU写操作的单元(X＝2，Y＝0)和单元(X＝6，Y＝0)启动了LCD读操作。该状态用t＝1来表示。

接下来，在时刻T25，在包含于槽A中的单元(X＝4，Y＝0)上执行CPU写操作。此时，在时刻T24，对属于槽A的单元(X＝0，Y＝0)和单元(X＝4，Y＝0)的LCD读操作已经结束。因此，CPU写操作不会与之竞争。另外，对属于槽B和C的四个单元(X＝1，5，2，6，Y＝0)的LCD读操作得到继续。结果，在单元(X＝1，Y＝0)和单元(X＝5，Y＝0)中，状态用t＝3来表示。因此，LCD读操作结束。另外，在单元(X＝2，Y＝0)和单元(X＝6，Y＝0)中，状态用t＝2来表示。

接下来，在时刻T26，在包含于槽B中的单元(X＝4，Y＝1)上执行CPU写操作。此时，对属于槽B的单元(X＝1，Y＝0)和单元(X＝5，Y＝0)的LCD读操作已经结束。因此，CPU写操作不会与之竞争。另外，对属于槽C的两个单元(X＝2，Y＝0)和(X＝6，Y＝0)的LCD读操作继续处于它们的原始状态。结果，在单元(X＝2，Y＝0)和单元(X＝6，Y＝0)中，状态用t＝3来表示。LCD读操作结束。结果，对8个单元(X＝0～7，Y＝0)的LCD读操作结束。对X地址≥8的单元执行如上所述的相同操作。因此，在这一时刻结束了对由Y＝0表示的单元行的LCD读操作。

接下来，在时刻T27，在包含于槽C中的单元(X＝4，Y＝2)上执行CPU写操作。此时，在时刻T26，对属于槽C的单元(X＝2，Y＝0)和单元(X＝6，Y＝0)的LCD读操作已经结束。因此，CPU写操作不会与之竞争。

接下来，在时刻T28，在包含于槽D中的单元(X＝4，Y＝3)上执行CPU写操作。此时，在时刻T23，对属于槽D的单元(X＝3，Y＝0)和单元(X＝7，Y＝0)的LCD读操作已经结束。因此，CPU写操作不会与之竞争。结果，对8个单元(X＝0和1，Y＝0～3)的CPU写操作结束。在该实施例中不同于上述操作的其他操作与第一实施例类似。

在讲述中，在单元(X＝0)之后执行对单元(X＝4)的CPU写操作。不过，在单元(X＝0)之后也可以对其他的单元(X＝0)执行CPU写操作。也就是说，在时刻T25，可以对单元(X＝0，Y＝4)执行CPU写操作。

在第三实施例中，与第一实施例相比，通过减少槽的个数，可以减少安装于单元列之间的电路的个数，也就是锁存器控制线14、开关15、开关控制线17和开关18。因此，可以减少显示RAM在X方向上的长度。在第三实施例中不同于上述效果的其他效果与第一实施例类似。

下面来讲述第三实施例的第一修正。图14示出了根据第一修正的LCD控制驱动器中单元的X地址的分配方法。如图14所示，在第一修正中，显示RAM的存储元件8被分组成单元，以便每一个槽由3个单元列组成。

如图14所示，在第一修正中的显示RAM中，12个单元被处理成一组，并且所分配的地址使连续的地址不会排列在同一行中的同一槽内。例如，在由Y＝0表示的单元行上，槽A包括单元(X＝0，Y＝0)、单元(X＝4，Y＝0)和单元(X＝8，Y＝0)，槽B包括单元(X＝1，Y＝0)、单元(X＝5，Y＝0)和单元(X＝9，Y＝0)，槽C包括单元(X＝2，Y＝0)、单元(X＝6，Y＝0)和单元(X＝10，Y＝0)，以及槽D包括单元(X＝3，Y＝0)、单元(X＝7，Y＝0)和单元(X＝11，Y＝0)。另外，在由Y＝1表示的单元行上，槽A包括单元(X＝3，Y＝1)、单元(X＝7，Y＝1)和单元(X＝11，Y＝1)，槽B包括单元(X＝0，Y＝1)、单元(X＝4，Y＝1)和单元(X＝8，Y＝1)，槽C包括单元(X＝1，Y＝1)、单元(X＝5，Y＝1)和单元(X＝9，Y＝1)，以及槽D包括单元(X＝2，Y＝1)、单元(X＝6，Y＝1)和单元(X＝10，Y＝1)。而且，在由Y＝2表示的单元行上，槽A包括单元(X＝2，Y＝2)、单元(X＝6，Y＝2)和单元(X＝10，Y＝2)，槽B包括单元(X＝3，Y＝2)、单元(X＝7，Y＝2)和单元(X＝11，Y＝2)，槽C包括单元(X＝0，Y＝2)、单元(X＝4，Y＝2)和单元(X＝8，Y＝2)，以及槽D包括单元(X＝1，Y＝2)、单元(X＝5，Y＝2)和单元(X＝9，Y＝2)。而且，在由Y＝3表示的单元行上，槽A包括单元(X＝1，Y＝3)、单元(X＝5，Y＝3)和单元(X＝9，Y＝3)，槽B包括单元(X＝2，Y＝3)、单元(X＝6，Y＝3)和单元(X＝10，Y＝3)，槽C包括单元(X＝3，Y＝3)、单元(X＝7，Y＝3)和单元(X＝11，Y＝3)，以及槽D包括单元(X＝0，Y＝3)、单元(X＝4，Y＝3)和单元(X＝8，Y＝3)。对由Y＝4表示的单元行的X地址的分配方法与对由Y＝0表示的单元行的分配方法类似。

另外，在锁存器部7的后级中，根据LCD面板的像素排列，所提供的信号重排电路(图中未示出)基于LCD读操作的Y地址，重新排列从每一个单元输出的显示数据。第一修正中不同于上述构造的其他构造与第三实施例类似。

在第一修正中，与第三实施例相比，通过减少位于单元列之间的电路个数，可以进一步减小显示RAM在X方向上的长度。该修正中不同于上述效果的其他效果与第三实施例类似。

下面来讲述第三实施例的第二修正。图15示出了LCD控制驱动器中单元的X地址的分配方法。如图15所示，在第二修正中，显示RAM的存储元件被分组成单元，以便每一个槽由4个单元列组成。

如图15所示，在第二修正中的显示RAM中，16个单元被处理成一组，并且所分配的单元地址使连续的地址不会排列在同一行中的同一槽内。例如，在由Y＝0表示的单元行上，槽A包括单元(X＝0，Y＝0)、单元(X＝4，Y＝0)、单元(X＝8，Y＝0)和单元(X＝12，Y＝0)，以及槽B包括单元(X＝1，Y＝0)、单元(X＝5，Y＝0)、单元(X＝9，Y＝0)和单元(X＝13，Y＝0)。另外，虽然省略了图示，但槽C包括单元(X＝2，Y＝0)、单元(X＝6，Y＝0)、单元(X＝10，Y＝0)和单元(X＝14，Y＝0)，并且槽D包括单元(X＝3，Y＝0)、单元(X＝7，Y＝0)、单元(X＝11，Y＝0)和单元(X＝15，Y＝0)。而且，在由Y＝1表示的单元行上，槽A包括单元(X＝3，Y＝1)、单元(X＝7，Y＝1)、单元(X＝11，Y＝1)和单元(X＝15，Y＝1)，并且槽B包括单元(X＝0，Y＝1)、单元(X＝4，Y＝1)、单元(X＝8，Y＝1)和单元(X＝12，Y＝1)。而且，在由Y＝2表示的单元行上，槽A包括单元(X＝2，Y＝2)、单元(X＝6，Y＝2)、单元(X＝10，Y＝2)和单元(X＝14，Y＝2)，并且槽B包括单元(X＝3，Y＝2)、单元(X＝7，Y＝2)、单元(X＝11，Y＝2)和单元(X＝15，Y＝2)。而且，在由Y＝3表示的单元行上，槽A包括单元(X＝1，Y＝3)、单元(X＝5，Y＝3)、单元(X＝9，Y＝3)和单元(X＝13，Y＝3)，并且槽B包括单元(X＝2，Y＝3)、单元(X＝6，Y＝3)、单元(X＝10，Y＝3)和单元(X＝14，Y＝3)。在由Y＝4表示的单元行上的X地址的分配方法与在由Y＝0表示的单元行上的分配方法类似。该修正中不同于上述构造的其他构造与第三实施例类似。

在第二修正中，与第三实施例和第一修正相比，通过减少位于单元列之间的电路个数，可以进一步减小显示RAM在X方向上的长度。该修正中不同于上述效果的其他效果与第三实施例类似。

如第三实施例以及第一和第二修正所示，由于槽的个数减少了，因此每一个槽中所提供的电路个数也减少了。结果，可以减小显示RAM在X方向上的长度。不过，由于槽的个数减少了，因此子字线11c的长度会增加，并且降低电流消耗的效果会得到减小。另外，当LCD读操作所必需的访问时间是CPU写操作所必需的访问时间的n倍时，如果大于n的最小整数为N，则槽的个数被设定为(N+1)或者更大。另外，单元的X地址最好是分配给各个单元，以便在不对一个槽执行CPU写操作的时段被连续设定为N倍。结果，即使在显示RAM上连续地执行CPU写操作，也可以为每一个槽预留出在CPU写操作之间执行LCD读操作的时段。例如，当LCD读操作所必需的访问时间等于CPU写操作所必需的访问时间的3倍时，最好是安装五个或更多的槽。

(第四实施例)

下面来讲述根据本发明第四实施例的LCD控制驱动器。图16为电路图，示出了根据第四实施例的LCD控制驱动器。图17A～17F为时序图，示出了LCD控制驱动器的操作。第一实施例示出了单个显示RAM的存储元件被分组成多个单元的例子，并且每一个槽包括一列单元。

如图16所示，根据第四实施例的LCD控制驱动器43包括两个RAM 45a和45b。RAM 45a和45b组成显示RAM单元。另外，LCD控制驱动器43包括控制电路46，用于控制RAM 45a和45b；锁存器部49，用于锁存从RAM 45a和45b输出的用于一条线的显示数据。多个锁存器10位于锁存器部49中。多个锁存器10组成对应于RAM 45a和45b的两组50a和50b，并且布线51是每一组所共用的。结果，用于组50a的锁存器10存储从RAM 45a读出的显示数据，并且用于组50b的锁存器10存储从RAM 45b读出的显示数据。而且，LCD控制驱动器43包括信号重排电路47，用于根据LCD面板的像素排列来重新排列显示数据；以及驱动电路48，用于根据来自信号重排电路47的输出信号来输出模拟电压信号，并且驱动LCD面板(图中未示出)。

另外，在RAM 45a和45b中，各个单元所分配的X地址使连续的X地址不会在同一RAM的同一行中排列。例如，当Y地址为偶数时，将偶数X地址分配给RAM 45a的单元行，并且当Y地址为奇数时，将奇数X地址分配给RAM 45b的单元行。另一方面，当Y地址为奇数时，将奇数X地址分配给RAM 45a的单元行，并且当Y地址为偶数时，将偶数X地址分配给RAM 45b的单元行。作为一个例子，在由Y＝0表示的单元行中，X＝0、2、4、6、...的单元排列在RAM 45a中，并且X＝1、3、5、...的单元排列在RAM 45b中。该实施例中不同于上述构造的其他构造与第一实施例类似。

下面来讲述第四实施例的操作。如图17A～17F，在某一时段产生CPU写请求。假设在时刻T41产生LCD读请求。结果，同时产生对RAM 45a的LCD读操作和对RAM 45b的LCD读操作。接下来，在时刻T42产生CPU写操作请求。因此，启动对RAM 45a的单元(X＝0，Y＝0)的CPU写操作，并且停止对RAM 45a的LCD读操作。此时，对RAM 45b的LCD读操作得到继续。接下来，在时刻T43，结束对单元(X＝0，Y＝0)的CPU写操作，并且启动对RAM 45a的LCD读操作。接下来，在时刻T44，启动对RAM 45b的单元(X＝1，Y＝0)的CPU写操作。此时，由于对单元(X＝1，Y＝0)的LCD读操作已经结束，因此CPU写操作不会与之竞争。接下来，在时刻T45，结束对单元(X＝1，Y＝0)的CPU写操作，并且在时刻T46，结束来自RAM45a的LCD读操作。

这样，当在单元(X＝0，Y＝0)上执行CPU写操作时，将RAM 45a设定为CPU写操作状态。此时，由于在RAM 45b上没有执行CPU写操作，因此在RAM 45b上可以执行LCD读操作。接下来，当在单元(X＝1，Y＝0)上执行CPU写操作时，将RAM 45b设定为CPU写操作状态。此时，在RAM 45a上可以执行LCD读操作。接下来，当在单元(X＝2，Y＝0)上执行CPU写操作时，将RAM 45a再次设定为CPU写操作状态。此时，将RAM 45b设定为LCD读操作状态。这样，通过设计单元的X地址的分配方法，可以对RAM 45a和45b交替执行CPU写操作，并且可以对没有执行CPU写操作的RAM执行LCD读操作。结果，CPU写操作和LCD读操作可以并行执行，从而提高CPU的操作速度。第四实施例中不同于上述操作和效果的其他操作和效果与第一实施例类似。

需要指出的是，第四实施例示出了将两个RAM作为两个槽来安装的例子。不过，本发明并不局限于此。当LCD读操作所必需的访问时间是CPU写操作所必需的访问时间的n倍时，如果大于n的最小整数为N，则RAM或槽的个数被设定为(N+1)或更大。另外，所分配给各个单元的地址使在一个RAM上没有执行CPU写操作的时段被连续设定为N倍。例如，当LCD读操作所必需的访问时间等于CPU写操作所必需的访问时间的3倍时，最好是安装4个或更多的RAM。另外，在第四实施例中，在没有执行LCD读操作的时段，在RAM45a和45b上并行执行CPU写操作。因此，单个RAM的周期可以设定为通常时间的一半。

另外，在上述的各个实施例中，CPU写操作主要是被讲述为CPU操作。不过，CPU读操作的执行与CPU写操作类似。而且，在上述的各个实施例中，假设LCD读操作所必需的访问时间等于CPU写操作所必需的访问时间的3倍。不过，这根据显示RAM的设计而有不同。例如，设定为1.5～2.0都是允许的。

如上所述，根据本发明，显示存储的存储元件被分组成多个存储器，并且当显示数据被写到一个槽上时，显示数据可以从另一个槽读出。因此，在用于显示数据的写操作不被读操作打扰时，写操作的速度可以得到提高。