用于生成伪授予信号的仲裁器、系统和方法

摘要

一种仲裁器、系统和方法，用于响应于请求来生成伪授予信号并响应于该伪授予信号来接收目标信息。所述伪授予信号减少或消除了等待时间。

说明书

根据35U.S.C§119，这一美国非临时中请要求于2003年5月23日提交的韩国专利申请第2003-33048号的优先权，其内容通过整体引用结合于此。

技术领域

本发明涉及用于生成伪授予信号(pseudo-grant signal)的仲裁器、系统和方法。

背景技术

已知用于改善在至少一个主设备(master)和至少一个目标从设备(slave)之间的总线带宽的仲裁机构。这样的仲裁的基本操作包括请求、仲裁、授予和数据传送。

当仲裁器向请求存取目标从设备的主设备授予总线所有权，而从设备无法提供数据传送时，因为主设备必须等待直到目标从设备对于所述数据传送是可用的，结果是所有权授予的浪费。当主设备存取具有长等待时间的目标从设备时，带宽也被降低。

图1示例了传统的时序图，其示例了等待时间T。如图1所示，提供第一组地址信息ADDR1-4，随后是第一组数据DATA D1-D4。然后，提供第二组地址信息ADDR5-8，随后是第二组数据DATA D5-D8。如图1所示，等待时间T是数据DATA D4和D5的可用性之间的延迟。这一延迟是不希望的。图2示出了在其中消除了等待时间T的所希望的时序图。

内存区交叉(bank interleaving)已被用作将存储器划分为若干个内存区，从而允许连续存取每一个内存区的传统的技术。在内存区交叉中，对两个内存区中的每一个的操作是重叠的，例如，在一个内存区中存取数据同时在另一个内存区中预先加载数据，以改善总线带宽。

但是，内存区交叉存在着缺陷。具体来说，只有在主设备接收到基于仲裁的总线所有权之后，该主设备才驱动有效地址和控制信息。因此，由于这一信息是在仲裁之后产生的，该信息不能被用于仲裁。结果，带宽的改善受到限制。此外，由于无法预先发送对于目标从设备的请求，因此仍然存在诸如上述T的等待时间延迟。

其他传统设备包括使主设备在请求的同时生成周期类型信号。周期类型信号指示将被存取的特定的目标源(从设备)以及是否将要读或写该目标。基于周期类型信号和有关的目标源信息，仲裁器确定总线所有权的优先级。在这一方式中，避免了目标从设备的重试周期并可以改善总线带宽和整体系统性能。但是，需要额外的引脚来实现周期类型信号并且因为不能预先发送对目标从设备的请求，仍然存在诸如T的等待时间延迟。

图3图解说明了传统的总线结构，包括主设备1-3、仲裁器4、SDRAM控制器5、SDRAM内存区6。每个主设备1-3经由HBUSREQN信号从仲裁器4请求总线存取。包括用于选择主设备1-3中的一个的仲裁逻辑的仲裁器4进行仲裁，并经由HGRANTN信号授予对总线的存取，所述HGRANTN信号被提供至主设备1-3中所选择的那一个。如图3所示，HADDRN、HWRITEN、HBURSTN、HSIZEN和HTRANN信号每一个都是驱动目标从设备的信号。这些信号经由一个或多个多路复用器(MUX)7-8从主设备1-3提供至SDRAM控制器5。MUX7-8从仲裁器4接收HMASTER信号，并将所选择的HDDR、HWRITER、HBURSTER、HSIZER、和/或HTRANR传送至SDRAM控制器5。MUX7从主设备1-3的每一个接收一个HWDATAN信号，并将多个HWDATAN信号中所选择的那一个作为BIWDATA信号传送至SDRAM控制器5。SDRAM控制器5在准备好之后，发送BIREADYD信号至主设备1-3中的每一个。SDRAM控制器5还与SDRAM6之间来回地交换信号和数据。

图4图解说明了传统总线结构的时序图。如图4中所指示的，在第一数据B0D0-B0D3和第二数据B1D0-B1D3的传送之间存在等待时间T。这一等待时间T减少了总线带宽效率，并且这一等待时间是由仲裁器无法请求目标从设备在通过仲裁接收总线所有权之前为数据存取作准备这一事实引起的。

发明内容

在示例实施例中，本发明针对一个系统中的仲裁器，该仲裁器用于向所有的请求主设备单元生成伪授予信号；和用于响应于该伪授予信号从所有的请求主设备单元接收事务处理信息。

在示例实施例中，本发明针对一种系统，该系统包括：至少一个用于生成请求的主设备单元，用于从至少一个主设备单元接收请求，并用于响应于来自至少一个主设备单元的请求来生成伪授予信号的仲裁器，至少一个响应于伪授予信号向仲裁器提供目标信息的主设备单元；和至少一个响应于由所述至少一个主设备单元提供的目标信息为数据传送作准备的从设备单元。

在示例实施例中，本发明针对一种在系统中进行仲裁的方法，该方法包括：响应于请求生成伪授予信号，和响应所述伪授予信号接收目标信息。

在示例实施例中，本发明针对一种在系统中进行仲裁的方法，该方法包括：生成请求；接收所述请求并响应于该请求生成伪授予信号；响应于所述伪授予信号来提供目标信息；和响应于所述目标信息为数据传送作准备。

附图说明

根据下面给出的详细说明和附图，能够更加全面的理解本发明，其中给出附图只是用于示例说明的目的，因而不是用于对本发明进行限制的。

图1图解说明了传统的时序图，其示出了等待时间T。

图2图解说明了希望的时序图，其中去除了等待时间T。

图3图解说明了传统的总线结构。

图4图解说明了传统总线结构的时序图；

图5图解说明了根据本发明示例实施例的总线仲裁结构。

图6图解说明了根据本发明示例实施例的时序图。

图7图解说明了更加具体的、根据本发明示例实施例的图5的总线结构。

图8图解说明了在图5中示出的通用总线仲裁器方案的另一种示例的具体结构。

图9图解说明了根据本发明的示例时序图。

图10图解说明了根据本发明示例实施例的、图7或8中示出的主接口。

图11图解说明了根据本发明示例实施例的方法的第一阶段的流程图。

图12图解说明了根据本发明示例实施例的方法的第二阶段的流程图。

具体实施方式

图5图解说明了根据本发明示例实施例的总线仲裁结构。如图5中所示，总线仲裁结构包括：N个主设备单元110、120、130，其中N大于或等于1；仲裁器140；以及M个从设备单元150、160、170，其中M大于1并且不必等于N。在操作中，每个主设备单元110、120、130向仲裁器140发送一个请求HBUSREQN。HBUSREQ信号是一个对例如从设备150、160或170的目标从设备进行存取的请求信号。仲裁器140向N个请求主设备单元110、120、130中的每一个提供一个伪授予信号HGRANT。HGRANT信号是向主设备授予总线所有权的信号。然后，N个主设备单元110、120、130中的每一个向仲裁器140提供目标信息，用于使仲裁器140进行仲裁。在图5中图解说明的示例实施例中，目标信息是信号HADDRN。仲裁器140进行仲裁，并通过向每个主设备110、120提供就绪信号HREADYN来指示将要产生数据传送。

当两个或多个主设备110、120、130请求存取总线时，则声明HBUSREQN信号。在本发明的一个示例实施例中，在这样的情形中，仲裁器140通过在仲裁之前返回HGRANTN信号，向所有的请求主设备110、120、130授予“假”或“伪”所有权。主设备110、120、130接收总线所有权，驱动关于目标从设备的所希望的信息(例如，HADDRN)。仲裁器140使用这一信息和相关联的目标从设备信息，以便进行仲裁动作。在仲裁和检查总线可用性之后，仲裁器140将有效HREADY信号发送至所选择的主设备，以指示哪一个主设备实际具有总线所有权。

传统的，在仲裁之后授予HGRANT信号。在本发明的示例实施例中，如上所述，在请求之后但是在仲裁之前授予HGRANT信号。

图6图解说明了本发明的示例时序图。如图6中所示，响应于HBUSREQ1信号而将HGRANT1信号触发至高电平。此外，响应于HGRANT1信号至高电平的转换，生成HADDR1信号并将其与HCLK同步。类似的，响应于HBUSREQ2信号而将HGRANT2信号触发至高电平。此外，响应于HGRANT2信号至高电平的转换，生成HADDR2信号并将其与HCLK同步。同样如图6中所示，响应于HREADY1信号生成包括DATA1的数据信息HRDATA，并响应于HREADY2生成数据，特别是DATA5。如图6中所示，根据本发明的示例实施例，仲裁器40较早地从主设备110、120、130接收HADDR2信号，从而减少时间延迟。

在图7和/或8中，HADDR，HBURST，HWRITE信号每一个都是驱动目标从设备的信号。BIREQD信号是请求目标从设备为数据存取作准备的信号。BIADDR，BIBA，BIRCONT，BICCONT都是包括控制目标从设备的信息的信号。BICONFIRMD信号是对BIREQD信号的确认(ACK)信号。NDCAS，NRAS，NCAS，NDWE信号是存取目标从设备的命令信号，或在其他示例实施例中是存取特定的专用存储器内存区的命令信号。BA信号是内存区地址信号，BIREADYD信号是在目标从设备已准备好提供数据传送时被触发至活动的信号。HREADYN信号是指示特定主设备现在具有用于从/到目标从设备的数据传送的总线所有权的信号。

图7图解说明了更加详细的、根据本发明的示例实施例的图5的总线结构。如图7中所示，仲裁器550包括主设备接口552和从设备控制器接口554。主设备接口552与N个主设备单元510、520、530相互作用，从设备控制器接口554与M个从设备控制器571、572、573相互作用。M个从设备控制器571、572、573控制一个或多个从设备单元541、542、543。

如图7中所示，每个主设备单元510、520、530向仲裁器550提供一个HBUSREQ信号。仲裁器550向每个主设备单元生成一个HGRANT信号。每个主设备单元随后向仲裁器550提供HADDR信号、HBURST信号、和/或HWRITE信号。

主设备单元510、520、530中的每一个向多路复用器(MUX)560提供一个HWDATAn信号，将所选择的一个HWDATAn信号作为BIWDATA提供至从设备控制器571、572、573。从设备控制器571、572、573向/从所述从设备单元541、542、543传送数据。从设备控制器571、572、573还向多路复用器(MUX)580提供一个BIRDATAn信号，并将所选择的一个BIRDATAn信号作为BIRDATA信号提供至主设备单元510、520、530。

图8图解说明了在图5中示出的通用总线仲裁器方案的另一种示例的具体结构。如图8所示，仲裁器250包括主设备接口252和SDRAM控制器接口254。主设备接口252以和上面结合图7所说明的大致相同的方法与主设备单元210、220、230和多路复用器260相互作用。SDRAM控制器接口254将BIREQD、BIADDR、BIBA、BIBE、BIRCONT和BICCONT信号提供至SDRAM控制器270，并从SDRAM控制器270接收BIREADYD和BICONFIRMD信号。SDRAM控制器接收来自主设备单元210、220、230中所选择的一个的、MUX260的BIWDATA，并将BIRDATA提供至主设备单元210、220、230中所选择的一个。SDRAM控制器270将NDCS，NRAS，NCAS，NDWE，BA和ADDR信号提供至SDRAM240，并接收从SDRAM240返回的数据。在示例实施例中，SDRAM240包括一个或多个存储器内存区，标示为单元241、242、243和244。

图9图解说明了根据本发明的示例性时序图。如图9中所示，因为仲裁器经由伪授予信号而允许较早地进行发送，因此主设备能够较早地发送信息。因为仲裁器可以较早地接收目标从设备的信息，因此仲裁器可以经由RAS1和CAS1信号请求从设备为数据传送作准备。

图10图解说明了图7或8示出的主设备接口的示例实施例。如图10中所示，主设备接口252、552包括同步器单元1001、1002、1003，所述同步器单元中的每一个从主设备单元接收HBUSREQ信号并输出HGRANT信号。主设备接口252、552还包括多路复用器(MUX)1005、1006、1008，所述多路复用器接收指示目标从设备已准备发送数据的BIREADYD信号，并输出一个或多个HREADY信号。如图10中所示，主设备接口252、552不需要包括任何仲裁逻辑。

图11图解说明了根据本发明的一个示例实施例的流程图。如步骤310所示，仲裁器确定是否至少一个主设备正在请求总线存取。如果不是，则仲裁器停留在保持循环。如果是，则在步骤S320，仲裁器将HGRANT信号发送至所有的请求主设备单元。在步骤S330，仲裁器从所有的请求主设备单元接收驱动信号。在步骤340，基于总线驱动信息和目标从设备的状态信息，由仲裁器选择特定的主设备。

在步骤S350，为了减少与目标从设备相关联的延迟时间而不考虑总线可用性，仲裁器请求由所选择的主设备存取的目标从设备为数据传送作准备。在步骤S360，从设备控制器发送命令信号至目标从设备。图11中示出的流程图可以被认为是本发明的示例方法的第一阶段。

图12图解说明了第二阶段，其中在步骤410，仲裁器确定是否任一目标从设备已完成了数据传送的准备。如果不是，则仲裁器停留在保持循环。如果是，则在步骤420，仲裁器确定总线是否可用。如果总线不可用，则仲裁器停留在保持循环。如果总线可用，则在步骤430，仲裁器选择一个试图存取已完成数据传送准备的目标从设备的请求主设备。在步骤440，在所选择的总线主设备和相关联的目标从设备之间传送数据，并重复这一过程。

如上所述，本发明的示例实施例从传统次序修改了仲裁信号的次序。特别的，在示例实施例中，伪授予信号在仲裁之前。此外，在示例实施例中，信息传送在仲裁之前，从而在仲裁决定中可以使用在数据传送中包含的信息。由于可使用附加信息，本发明的示例实施例减少或消除了等待时间T和/或使能较好的仲裁决定。

尽管本发明的示例实施例描述了特定的控制器接口和存储器，但是如本领域的一个普通技术人员将会了解的，可以使用任何其它的接口和/或存储器。更进一步的，尽管本发明的示例实施例描述了特定的总线争用，但是如本领域的一个普通技术人员将会了解的，本发明也可以被用来解决任何其他的总线争用，或任何其他的资源争用。

尽管这样描述了本发明，但是显然可以以许多种方式来变化本发明。不把这样的变化作为是对本发明的精神和范围的违背，并且试图将如对于本领域的一个普通技术人员显见的所有这样的修改包括在随后的权利要求的范围之内。