在分组数据上执行乘－加运算的装置

摘要

一种处理器具有分别含有第一与第二分组数据的第一与第二存储器。各分组数据包含第一、第二、第三与第四数据元素。一个乘－加电路耦合在第一与第二存储区上。乘－加电路包含第一(810)、第二(811)、第三(812)及第四乘法器(813)，其中各乘法器接收一组对应的所述数据元素。乘－加电路还包含耦合在第一与第二乘法器(810，811)上的第一加法器(850)及耦合在第三与第四乘法器(812，813)上的第二加法器(851)。第三存储区(871)耦合在加法器(850，851)上。第三存储区(871)包含第一与第二字段分别用于保存第一与第二加法器(850，851)的输出，作为第三分组数据的第一与第二数据元素。