同步半导体存储器装置的数据输入单元及数据输入方法

摘要

本发明揭示一种同步半导体存储器装置的数据输入单元，其包括：用于在一欲输入的数据选通信号DQS的上升边沿和下降边沿产生一上升边沿信号和一下降边沿信号的部件；用于每当产生两个下降边沿信号时产生一第一下降边沿信号的部件；一数据转换部件，用于将输入数据分配成四个数据，并且响应该上升边沿信号及该下降边沿信号，锁存这些四个分配的数据，并且接着响应该第二下降边沿信号再次锁存该第四个分配的数据；以及一全局输入/输出信号发生器，用于响应一选通时钟脉冲，将数据从该数据转换部件传输至一全局输入/输出线。

说明书

技术领域

本发明关于一种同步半导体存储器装置的数据输入单元，具体而言，关于一种能够以高频率操作的同步半导体存储器装置的数据输入单元及数据输入方法。

背景技术

为了增加动态随机存取存储器的操作速度，已开发出同步与一外部系统时钟脉冲同步的同步动态随机存取存储器(Synchronous Dynamic RandomAccess Memory：下文中直接称为“SDRAM”)。

为了进一步增加数据处理速度，已开发出Rambus DRAM及双倍数据速率(下文中直接称为“DDR”)SDRAM，用于以与一系统时钟脉冲的上升边沿和下降边沿同步方式来执行数据处理。

在DDR SDRAM中，使用一源同步接口以高速传输数据。这表示数据输入/输出与一数据选通(strobe)信号(通常称为“DQS”)同步，而数据选择信号是与来自一数据源的数据一起产生。

图1表示常规同步半导体存储器装置的数据输入单元。

该常规数据输入单元包括：一DQS缓冲器10，用于缓冲处理一数据选通信号DQS；一DIN缓冲区20，用于缓冲处理输入数据DIN；一第一锁存器30，用于响应该DQS的上升边沿ds4，锁存该输入数据DIN；一第二锁存器40，用于响应该DQS的下降边沿dsf4，锁存该输入数据DIN；一第三锁存器50，用于响应该DQS的下降边沿dsf4，锁存该第一锁存器30中所锁存的输入数据DIN；以及一全局(globle)输入/输出信号发生器60，其响应一选通时钟脉冲被启用，用于响应该第二锁存器40及该第三锁存器50中所锁存的输入数据DIN，产生一全局输入/输出信号。

在写入操作期间，响应该DQS的上升边沿dsr4，一第一输入数据被锁存该第一锁存器30中。响应该DQS的下降边沿dsf4，一第二输入数据被储存该第二锁存器40中，同时，响应该DQS的下降边沿dsf4，该第一锁存器30中锁存的该第一输入数据被储存在该第三锁存器50中。

响应该选通时钟脉冲，将该第三锁存器50中锁存的该第一输入数据及该第二锁存器40中锁存的第二输入数据分别传送至该全局输入/输出信号发生器60，并且该全局输入/输出信号发生器60产生一全局输入/输出信号GIO。

因此，响应该DQS的下降边沿dsf4，按二对齐(align)输入数据。

另一方面，根据JEDEC标准，对第一DQS锁存转变(tDQSS)的写入命令值在0.75*tCK至1.25*tCK范围内。据此，该DQS的下降边沿dsf4也是在0.75*tCK至1.25*tCK范围内，因此，该DQS的下降边沿dsf4的边界为0.5*tCK。下文将参考图2来说明。

在图2中，当tDQSS为0.75*tCK时锁定一数据，当tDQSS为1.25*tCK时锁定一数据，并且图中还描绘出一选通时钟脉冲。

如图2所示，可看出，数据应与该选通时钟脉冲同步，有效数据总存在的时间间隔为1.0*tCK(输入该DQS的下降边沿dsf4信号的周期)-0.5*tCK(由于该DQS的下降边沿dsf4信号可以按照0.5*tCK的时差输入，介于各可锁存该DQS的下降边沿dsf4信号的时间之间的时差)＝0.5*tCK。当该选通时钟脉冲落于有效数据总存在的时间间隔的严格中间点时，就出现与该选通时钟脉冲同步的数据的最大边界，并且，在此情况下，最大边界为0.25*tCK。

前文说明一般操作的执行方式。在写入操作的数据输入完成时，在一写入DQS后同步时间0.4～0.6*tCK(Write DQS Postamble Time)tWPST之后，该DQS应回到一高阻抗状态Hi-Z。然而，如果由于该DQS振铃(ringing)产生而导致产生额外的非期望脉冲，则发生错误的写入操作。

当tDQSS为0.75*tCK时，在0.4～0.6*tCK的tWPST后(即，在第二个DQS之后)产生DQS振铃(ringing)，如图3所示。响应该正常的下降边沿dsf4信号，正常对齐第一输入数据及第二输入数据。然而，当由于DQS振铃导致最新产生的DQS一闪信号(DQS glitch signal)，而导致内部产生额外的上升边沿dsr4及下降边沿dsf4时，响应该额外下降边沿dsf4，第三输入数据及第四输入数据就变成未知的新数据。结果，在产生该选通时钟脉冲信号之前，响应该额外下降边沿信号dsf4，对齐该未知数据。于是，可能产生错误的全局输入/输出信号GIO。

为了防止这种错误，应在产生该额外下降边沿信号dsf4之前先施加该选通时钟脉冲信号，因而应将正确数据传送至该全局输入/输出信号发生器60。

例如，由于介于该选通时钟脉冲信号与最后产生的DQS信号(当tDQSS值为0.75*tCK时的DQS信号)之间的时间间隔为0.75*tCK，因此，只有满足下列条件的频率才不发生错误，该条件即0.75*tCK≤0.4*tCK(tWPST的最小值，范围为0.4*tCK至0.6*tCK)+rPW(振铃信号的脉冲宽度，该脉冲宽度是直到由于该DQS的下降边沿信号而产生下降边沿信号dsf4而导致产生该振铃信号下降的时间)。如果rPW值为400ps，则时钟脉冲脉冲tCK的周期应大于14ns，才能防止错误。

因此，在常规电路中，因为介于该选通时钟脉冲信号与响应该下降边沿信号dsf4所锁存的数据之间的边界太小，所以无法以高频率来执行写入操作，并且在此情况下，当DQS信号中产生振铃信号时，发生写入操作错误。

发明内容

因此，本发明是针对一种同步半导体存储器装置的数据输入单元及数据输入方法，用于每隔一个时钟脉冲而非每个时钟脉冲产生与选通信号的下降边沿信号dsf4同步。

本发明还针对一种同步半导体存储器装置的数据输入单元及数据输入方法，其能够通过启动一数据块(block)来以高频率执行一正常写入操作，该数据块直到在输入一写入命令之后过了tWPST+rPW才对齐一DQS。

根据本发明一个方面，本发明提供一种同步半导体存储器装置的数据输入单元，其包括：一用于在一欲输入的数据选通信号DQS的一上升边沿和下降边沿产生一上升边沿信号和一下降边沿信号的部件；一用于每当产生两个下降边沿信号时产生一第一下降边沿信号的部件；一数据转换部件，用于将输入数据分配成四个数据，并且响应该上升边沿信号及该下降边沿信号，锁存该第四个分配的数据，并且接着响应该第二下降边沿信号，再次锁存这些四个分配的数据；以及一全局输入/输出信号发生器，用于响应一选通时钟脉冲，将数据从该数据转换部件传输至一全局输入/输出线。

该数据转换部件包括：一第一锁存器，用于响应该上升边沿信号锁存输入数据；一第一锁存器组，其包含一第二锁存器及一第三锁存器，用于响应该下降边沿信号，分别锁存该第一锁存器所锁存的输入数据及新输入数据；一第二锁存器组，其包含一第四锁存器、一第五锁存器及一第六锁存器，用于响应该上升边沿信号，分别锁存该第二锁存器和该第三锁存器所锁存的输入数据及新输入数据；一第三锁存器组，其包含一第七锁存器、一第八锁存器、一第九锁存器及一第十锁存器，用于响应该下降边沿信号，分别锁存该第四锁存器、该第五锁存器和该第六锁存器所锁存的输入数据及新输入数据；一第四锁存器组，其包含一第十一锁存器、一第十二锁存器、一第十三锁存器及一第十四锁存器，用于响应该第二下降边沿信号，分别锁存该第七锁存器、该第八锁存器、该第九锁存器和该第十锁存器所锁存的输入数据及新输入数据。

附图说明

下文中的说明书将配合附图解释本发明的上述方面及其他特征，其中：

图1表示常规同步半导体存储器装置的数据输入单元的方块图；

图2表示用于说明一数据边界的时序图；

图3表示用于说明常规同步半导体存储器装置的数据输入单元问题的时序图；

图4表示根据本发明的同步半导体存储器装置的数据输入单元的方块图；以及

图5及图6表示用于说明图4所示的数据输入单元操作的时序图。

具体实施方式

现在将参考附图来详细说明本发明的较佳具体实施例。

图4表示根据本发明的同步半导体存储器装置的数据输入单元的方块图，并且将参考图5来说明其操作。

假设在脉冲串长度(burst length)等于4时执行写入操作，则响应来自一DQS接收器200的上升边沿信号dsr4，将来自一DIN缓冲区400的一第一数据锁存在锁存器1中。

当从该DQS接收器200产生一下降边沿信号dsf4时，将该锁存器1中锁存的该第一数据传送至锁存器2a，并且同时将一第二数据锁存在锁存器2b中。另外，当再次施加该下降边沿信号dsf4时，则将该锁存器2a中锁存的该第一数据及该锁存器2b中锁存的该第二数据分别传送至锁存器3a及锁存器3b，并且将一第三数据锁存在锁存器1及锁存器3c中。

接着，当产生该下降边沿信号dsf4时，则将该锁存器3a中锁存的该第一数据、该锁存器3b中锁存的该第二数据及该锁存器3c中锁存的该第三数据分别传送至锁存器4a、锁存器4b及锁存器4c，将该锁存器1中锁存的该第一数据传送至锁存器2，并且将一第四数据锁存在锁存器4d中。

然后，从DQS分配器(divider)300产生一第二下降边沿信号2nDsf4，将锁存器4a、锁存器4b、锁存器4c及锁存器4d中锁存的各自数据分别传送至锁存器5a、锁存器5b、锁存器5c及锁存器5d，并且响应一选通信号，将锁存器5a、锁存器5b、锁存器5c及锁存器5d各自锁存的数据都传送至一全局输入/输出信号发生器500。也就是说，配合图5所示的algnDinr0(1)、algnDinf0(2)、algnDin1(3)及algnDinf1(4)，将数据DIN排列至锁存器中。

可通过一写入命令来产生该第二下降边沿信号2nDsf4。即，响应一从外部输入的写入命令，通过一命令解码器100来产生一指示写入命令的一写入脉冲信号wtp。在产生两次DQS脉冲(即，在启动该写入脉冲信号wtp后施加两次该下降边沿信号dsf4)后，立即产生该第二下降边沿信号2nDsf4。假设输入DQS振铃(如图5所示)，则在0.75*tCK+1.5*tCK+0.4*tCK+rPW＝2.65*tCK+400ps时间内产生该第二下降边沿信号2nDsf4，其中0.75*tCK是tDQSS的最小值，1.5*tCK是两个常规DQS脉冲dsr4-dsf4-dsr4-dsf4的宽度，0.4*tCK tWPST值，并且假设400ps是振铃信号脉冲宽度rPW值。因此，当响应该第二下降边沿信号2nDsf4而将锁存器4a、锁存器4b、锁存器4c及锁存器4d中锁存的各自数据分别传送至锁存器5a、锁存器5b、锁存器5c及锁存器5d时，即使由于DQS振铃而产生额外的该下降边沿信号dsf4，与该选通时钟脉冲同步的数据仍然变成具有两个时钟脉冲周期的常规数据。

再者，只有在2.65*tCK+400ps时间内产生该第二下降边沿信号2nDsf4的情况下才不发生写入操作错误，这表示在2.65*tCK+400ps时间内产生及传输一用于控制该DQS分配器300的信号。如果从外部输入的写入命令到将该写入脉冲信号wtp传送至该DQS分配器300的时间间隔为4ns，则可操作频率为1.36ns，即，tCK＝735Mhz。

请参阅本发明的数据对齐边界，由于每隔一个时钟脉冲提供该第二下降边沿信号2nDsf4，所以锁存器5a、锁存器5b、锁存器5c及锁存器5d中锁存的数据只具有由于tDQSS值导致的差异，如图6所示。由于有效数据总存在的时间间隔为1.5*tCK，所以当在所锁存的数据存在的时间间隔的严格中间点提供该选通时钟脉冲时，最大数据对齐边界0.75*tCK。

可在该DQS接收器200中产生前文提及的DQS的上升边沿信号dsr4和/或下降边沿信号dsf4，或可连同该DQS分配器300中的该第二下降边沿信号2nDsf4一起产生。可使用晶体管及逻辑元件用各种方法来构成该DQS分配器300。

根据本发明，能够将DDR II SDRAM中可运用的4位自由提取方法应用在DDR SDRAM。另外，由于每隔一个时钟脉冲变更与选通时钟脉冲同步的数据，因而由于tDQSS而能够扩大数据对齐边界0.25*tCK至0.75*tCK倍，即，是常规方法的三倍，并且彻底防止因DQS振铃造成的写入操作错误。

虽然本发明已参考其目前较佳具体实施例进行说明，本领域技术人员应知道可进行各种变更及修改，而不脱离本发明及随附权利要求的精神与范畴。