升压电路和含有这种升压电路的非易失性半导体存储器件

摘要

一种升压电路，其中提高了升压效率而不增加芯片面积，并缩短了用于到达电压电平和电流能力不同的所希望升高电压所需要的时间。在级数转换控制信号(SWHON)处于工作电压VDD电平、与电荷泵电路的泵送同步、并以高于前级中的电荷泵电路(12)的升高电压的电位使内部转换晶体管导通的情况下，用于在连接状态和非连接状态之间转换电荷泵电路(12)的输出端和电荷泵电路(13)的输入端的级数转换电路(20)允许要输送给二级电荷泵电路的4相位时钟信号(CLK1－CLK4)当中的时钟信号(CLK1、CLK3)被输送给电荷泵电路(11)，由此二级电荷泵电路(11、12)和二级电荷泵电路(13、14)互相串联连接。

说明书

技术领域

本发明涉及用于产生正/负高电压的升压电路，该电路被包含于非易失性半导体存储器件中，所产生的正/负高电压的电压电平根据操作模式而不同。

背景技术

在如闪烁EEPROM(电可擦可编程只读存储器)的非易失性半导体存储器件中，需要比输送电压高的正高电压和比地电位低的负高电压，它们的电压电平和电流能力不同，并根据读、擦、和写模式而施加于存储单元阵列晶体管。近年来，由于系统最小化、以及输送电压、功耗的降低等需求，希望在非易失性半导体存储器件中包含一种用于产生高电压的升压电路，并且该升压电路的升压效率增强。

此外，为了在一种升压电路中产生电压电平和电流能力不同的正/负高电压，提供互相串联连接的多级电荷泵电路，并且级的数量可以转换。

图9是表示作为常规升压电路用于产生电压电平不同的负高电压的负正压电路的示意结构。在图9中，参考标记11、12、13和14表示阈值取消型电荷泵电路(PUMP1、PUMP2、PUMP3、PUMP4)。假设时钟信号CLK3和CLK2的高电平是输送电压VDD，并且其低电平是地电位VSS(＝0V)，每个电荷泵电路使输入电压向负极侧升高-VDD并输出它。其它时钟信号CLK1和CLK4具有于时钟信号CLK3和CLK2相同的振幅。输入到电荷泵电路11的输入电压为0V，因此其输出电压为-VDD，并且接收电压-VDD的电荷泵电路12的输出电压为-2VDD。因此，在0V到-2VDD范围内的负高电压可由2级电荷泵电路11和12产生。此外，输入电压被二级电荷泵电路12和14向负极侧升高-2VDD。阈值取消型电荷泵电路11-14的细节将在下面介绍。

参考标记60表示用于转换电荷泵电路的级的数量的级数转换电路。在输入到级数转换电路60中的级数转换控制信号SWHON处于逻辑低电平(即，级数转换电路60被去激励)的情况下，电平移位电路LS1关断N沟道MOS晶体管Tn1和接通N沟道MOS晶体管Tn2。因此，二级电荷泵电路11和12以及二级电荷泵电路13和14互相并联连接。结果，二级电荷泵电路11和12的输出电压-2VDD使第一负电压VNN1(＝-2VDD)通过作为用于防止逆流的二极管连接的P沟道MOS晶体管Tp1作为负电压VNN而输出。此外，二级电荷泵电路13和14的输出电压-VDD使第一负电压VNN1(＝-2VDD)通过作为用于防止逆流(Route(1))的二极管连接的P沟道MOS晶体管Tp2作为负电压VNN而输出。

另一方面，在级数切转控制信号SWHON处于逻辑高电平的情况下(即级数转换电路60被激励)，电平移位电路LS1接通N沟道MOS晶体管Tn1和截止N沟道MOS晶体管Tn2。因此，二级电荷泵电路12和12以及二级电荷泵电路13和14互相串联连接。结果是，二级电荷泵电路11和12的输出电压-2VDD通过用于对电压进行整流的二极管连接的P沟道MOS晶体管Tp3以及N沟道MOS晶体管Tn1输送给电荷泵电路13，并被二级电荷泵电路13和14升压到-4VDD。结果是，输入电压-4VDD使第二负电压VNN2(＝-4VDD)通过作为用于防止逆流(Route(2))的二极管连接的P沟道MOS晶体管Tp2作为负电压VNN而输出。在这种情况下，作为用于防止逆流的二极管连接的P沟道MOS晶体管Tp1处于反向偏置状态，以便被截止。

这样，级数转换电路60在相同负升压电路中产生电压电平不同的两个负高电压。Cp1表示用于输出的平滑电容器。

通常，为了抑制电平移位电路LS1的输送电压VEE由于级数切转电路60中的泵送操作而产生波动，提供作为用于对输送电压进行整流的二极管连接的P沟道MOS晶体管Tp3和平滑电容器Cp2。

接着，下面参照图10和11介绍图9中所示的二级电荷泵电路11和12的结构和操作。

图10示出了表示二级电荷泵电路11和12的内部结构，图11是输送给二级电荷泵电路11和12的四个时钟信号CLK1、CLK2、CLK3和CLK4。

在图10中，P沟道MOS晶体管(以下称为“电荷转移晶体管”)Tp5和Tp7连接在地电位和输出VOUT之间，以便其电流沟道互相串联连接。电容器Cp4的一个电极连接到电荷转移晶体管Yp5的连接节点N5，电容器Cp6的一个电极连接到电荷转移晶体管Tp7的输出节点N7。电容器Cp4的另一电极被输送以具有输送电压VDD幅度的时钟信号CLK3，电容器Cp6的另一电极被输送以具有输送电压VDD的幅度的时钟信号CLK2。电容器Cp3的一个电极连接到电荷转移晶体管Tp5的栅极，电容器Cp5的一个电极连接到电荷转移晶体管Tp7的栅极。电容器Cp3的另一电极被输送以具有输送电压VDD的幅度的时钟信号CLK1，电容器Cp5的另一电极被输送以具有输送电压VDD的幅度的时钟信号CLK4。

此外，阈值取消P沟道MOS晶体管(以下称为“阈值取消晶体管”)Tp4和Tp6的电流沟道分别连接在电荷转移晶体管Tp5和Tp7的栅极和漏极之间。阈值取消晶体管Tp4和Tp6的每个栅极连接到电荷转移晶体管Tp5和Tp7的每个源极(节点N5和N7)。提供阈值取消晶体管Tp4和Tp6以便取消作为二极管工作的电荷转移晶体管Tp5和Tp7的阈值电压。

接着，下面参照图11中时序图介绍二级电荷泵电路11和12的升压操作。

首先，在图11中的时间t1，时钟信号CLK4从0V升高到VDD。结果是，由于与电容器Cp5耦合而使节点N6的电压电平升高。此外，电荷转移晶体管Tp7截止，节点N7处于浮置状态。

然后，在时间t2，时钟信号CLK2从VDD下降到0V。结果，由于与电容器Cp6的耦合而使节点N7的电压电平V7下降。阈值取消晶体管Tp6导通，节点N5的电压电平变得与节点N6的电压电平相同。

接着，在时间t3，时钟信号CLK3从0V升高到VDD。结果是，由于与电容器Cp4的耦合而使节点N5的电压电平V5升高。此外，阈值取消晶体管Tp4截止，节点N4处于浮置状态。

接着，在时间t4，时钟信号CLK4从VDD下降到0V。结果是，由于与电容器Cp3的耦合而使节点N4的电压电平下降，并且电流从节点N5流到地电位，由此降低了节点N5的电压电平。

接着，在时间t5，时钟信号LCK1从0V升高到VDD。结果是，由于与电容器Cp3耦合而使节点N4的电压电平升高。此外，电荷转移晶体管Tp5导通，节点N5处于浮置状态。

接着，在时间t6，时钟信号CLK3从VDD下降到0V。结果是，由于与电容器Cp4的耦合而使节点N5的电压电平V5下降。此外，阈值取消晶体管Tp4导通，节点N4达到地电位(0V)。

接着，在时间t7，时钟信号CLK2从0V升高到VDD。因此，由于与电容器Cp6耦合而使节点N7的电压电平V7升高。此外，阈值取消晶体管Tp6截止，节点N6处于浮置状态。

接着，在时间t8，时钟信号CLK4从VDD下降到0V。结果是，由于与电容器Cp5耦合而使节点N6的电压电平下降。此外，电荷转移晶体管Tp7导通，并且由于在时间t7时的关系V5＜V7而使电流从节点N7流到节点N5，由此节点N7的电压电平V7下降。

最后，电流通过电荷转移晶体管Tp5流到地电位，由此节点N5的电压电平下降到-VDD。此外，电流通过电荷转移晶体管Tp7流到节点N5，由此节点N7的电压电平下降到-2VDD。结果，产生了作为输出电压VOUT的负高电压-2VDD。

从二级电荷泵电路11和12获得负高电压-2VDD的原理如上所述。

通常，如图9所示，为了抑制电平移位电路LS1的输送电压VEE由于泵送操作而产生波动，在级数转换电路60中提供作为用于整流输送电压VEE的二极管连接的P沟道MOS晶体管Tp3和平滑电容器Cp2。

因此，在路线(2)中产生第二负电压VNN2的情况下，其中在路线(2)中二级电荷泵电路11和12串联连接二级电荷泵电路13和14，输出端的升高电流能力被作为级数转换电路60中的二极管连接的P沟道MOS晶体管Tp3的阈值电压Vth降低，并且升压效率降低了。为了抑制升压效率的降低，需要增加P沟道MOS晶体管Tp3的尺寸，并且降低阈值电压Vth。因此，增加了芯片面积。

此外，通过采用平滑电容器Cp2，由于由P沟道MOS晶体管Tp3的导通电阻和平滑电容器Cp2的电容构成的时间常数，延长了用于到达第二负电压VNN2所需要的时间。

发明内容

因此，鉴于上述情况，本发明的目的是提供一种升压电路以及含有包含这种升压电路的非易失性半导体存储器件，其中提高了升压效率而在不增加芯片面积，并且缩短了用于达到具有不同电压电平的所希望的升高电压所需要的时间。

为了实现上述目的，本发明的第一升压电路具有若干个电荷泵电路，通过允许电荷穿过电荷转移晶体管并与通过电容器输入的时钟信号同步，相对于预定电位产生升高电压，本发明的第一升压电路包括：第一电荷泵电路组(PUMP1、PUMP2)，其中电荷泵电路以n级形式互相串联连接(n是2或更大的整数)；第二电荷泵电路组(PUMP3、PUMP4)，其中电荷泵电路以m级形式互相串联连接(m是2或更大的整数)；以及级数转换电路(SW电路)，用于根据级数转换控制信号(SWHON)、在连接状态和非连接状态之间转换第一电荷泵电路组的输出端和第二电荷泵电路组的输入端，其转换的方式使得第一电荷泵电路组和第二电荷泵电路组互相串联连接，并且第二电荷泵电路组输出第一升高电压，或者第一电荷泵电路组和第二电荷泵电路组互相并联连接，并且第一和第二电荷泵电路组输出第二升高电压。级数转换电路包括：转换晶体管，具有连接在第一电荷泵电路组的输出端和第二电荷泵电路组的输入端之间的电流沟道；和电容器，其一个电极被输送以与输入到电荷泵电路的时钟信号同步的时钟信号，其另一个电极连接该转换晶体管的栅极。在级数转换控制信号处于第一电压电平(输送电压VDD)的情况下，通过输送的时钟信号而使转换晶体管导通，并且在级数转换控制信号处于第二电压电平(地电位0V)的情况下，转换晶体管截止。

为了实现上述目的，第二升压电路具有若干个电荷泵电路，通过允许电荷穿过电荷转移晶体管并与通过电容器输入的时钟信号同步，相对于预定电位产生升高电压，该第二升压电路包括：第一电荷泵电路组(PUMP1、PUMP2)，其中电荷泵电路以n级形式互相串联连接(n是2或更大的整数)；第二电荷泵电路组(PUMP3、PUMP4)，其中电荷泵电路以m级形式互相串联连接(m是2或更大的整数)；与第二电荷泵电路组串联连接的第三电荷泵电路组(PUMP5、PUMP6)，其中电荷泵电路以p级形式互相串联连接(p是2或更大的整数)；并且输出第一或第二升高电压；第一级数转换电路，用于根据第一级数转换控制信号(SWHON)、在连接状态和非连接状态之间转换第一电荷泵电路组的输出端和第二电荷泵电路组的输入端；门电路(AND电路)，用于根据第一级数转换控制信号允许或禁止时钟信号输送给第二电荷泵电路组；和第二级数转换电路，根据作为第一级数转换控制信号的逻辑反相信号的第二级数转换控制信号(/SWHON)，在连接状态和非连接状态之间转换第一电荷泵电路组的输出端和第三电荷泵电路组的输入端。第一级数转换电路包括：第一转换晶体管，具有连接在第一电荷泵电路组的输出端和第二电荷泵电路组的输入端之间的电流沟道；和第一电容器，它的一个电极被输送以与输入到电荷泵电路的时钟信号同步的时钟信号，其另一电极连接到第一转换晶体管的栅极。在第一级数转换控制信号处于第一电压电平(输送电压VDD)的情况下，通过输送的时钟信号而使第一转换晶体管导通，并且在第一级数转换控制信号处于第二电压电平(地电位0V)的情况下，第一转换晶体管截止。第二级数转换电路包括：第二转换晶体管，具有连接在第一电荷泵电路组的输出端和第三电荷泵电路组的输入端之间的电流沟道；和第二电容器，它的一个电极被输送以与输入到电荷泵电路的时钟信号同步的时钟信号，其另一电极连接到第二转换晶体管的栅极。在第二级数转换控制信号处于第一电压电平(输送电压VDD)的情况下，通过输送的时钟信号而使第二转换晶体管导通，并且在第二级数转换控制信号处于第二电压电平(地电位0V)的情况下，第二转换晶体管截止。

根据第一和第二升压电路的上述结构，通过采用4相位时钟信号用于级数转换电路中的电荷泵电路，可以采用具有等于电荷泵电路的晶体管尺寸的减小尺寸的晶体管。因此，虽然晶体管的数量增加了，但晶体管的总面积保持相同或甚至减小。此外，转换晶体管的导通或截止与用于电荷泵电路的4相位时钟信号同步。因此，只有在前一级中的电荷泵电路中在绝对值方面较高的电位可以被传输给后一级中的电荷泵电路，同时防止逆流，并且前一级中的电荷泵电路的电荷可以有效地输送给后一级中的电荷泵电路。

为了实现上述目的，本发明的第三升压电路具有若干个电荷泵电路，通过允许电荷穿过电荷转移晶体管并与通过电容器输入的时钟信号同步，相对于预定电位产生升高电压，该第三升压电路包括：第一电荷泵电路组(PUMP1、PUMP2)，其中电荷泵电路以n级形式互相串联连接(n是2或更大的整数)；第二电荷泵电路组(PUMP3、PUMP4)，其中电荷泵电路以m级形式互相串联连接(m是2或更大的整数)；以及级数转换电路(SW电路)，用于根据级数转换控制信号(SWHON)、在连接状态和非连接状态之间转换第一电荷泵电路组的输出端和第二电荷泵电路组的输入端，其转换的方式使得第一电荷泵电路组和第二电荷泵电路组互相串联连接，并且第二电荷泵电路组输出第一升高电压，或者第一电荷泵电路组和第二电荷泵电路组互相并联连接，并且第一和第二电荷泵电路组输出第二升高电压。级数转换电路包括：电平移位电路，其被输送第一或第二升高电压作为工作电压，以便使级数转换控制信号的电压电平移位；和开关电路，用于根据从电平移位电路输出的信号在连接状态和非连接状态之间转换第一电荷泵电路组的输出端和第二电荷泵电路组的输入端。

在级数转换控制信号处于第二电压电平的情况下，利用从电平移位电路输出的信号，开关电路设置第二电荷泵电路组的输入端的电位与第一电荷泵电路组的输入端的电位相同。

根据第三升压电路的上述结构，通过采用升压电路的输出端的升高电压作为电平移位电路的工作电压，其中所述升高电压的绝对值高于级数转换电路的输入端和输出端的电位，不需要提供作为二极管连接的晶体管以用于防止由于前一级中电荷泵电路的泵送操作引起的电位波动、以及用于稳定电位而连接的平滑电容器。因此，可以减小芯片面积，并利用简单的电路结构可以抑制升高电压的下降。

在第一和第二升压电路中，优选的是，在级数转换控制信号处于第一电压电平的情况下，通过使级数转换电路与要输入的时钟信号同步，允许级数转换电路以与电荷泵电路的一级中相同的方式工作。

根据上述结构，在级数转换电路被激励的情况下，级数转换电路用作电荷泵电路的一级。因此，与常规电路结构相比，使电荷泵电路的数量的减少量等于转换晶体管的数量，由此减小了芯片面积。

在第一升压电路中，优选的是，级数转换电路包括：电平移位电路，其被输送第一或第二升高电压作为工作电压，以便使级数转换控制信号的电压电平移位；和开关电路，在级数转换控制信号处于第二电压电平(地电位0V)的情况下，利用从电平移位电路输出的信号设置第二电荷泵电路组的输入端的电位与第一电荷泵电路组的输入端的电位相同。

此外，在第一和第二升压电路中，优选的是，级数转换电路包括用于根据级数转换控制信号允许或禁止要输送的时钟信号的门电路。

此外，优选的是，第一和第三升压电路包括：第一逆流防止晶体管，其连接在第一电荷泵电路组的输出端和升压电路的输出端之间；和第二逆流防止晶体管，其连接在第二电荷泵电路组的输出端和升压电路的输出端之间。

此外，优选的是，第二升压电路包括连接在第三电荷泵电路组的输出端和升压电路的输出端之间的逆流防止晶体管。

而且，优选的是，第一到第三升压电路包括连接到升压电路的输出端的平滑电容器。

此外，在第一和第三升压电路中，第一和第二电荷泵电路组由串联连接的若干个二级电荷泵电路构成，输送给二级电荷泵电路的时钟信号由具有不同相位的4种时钟信号组成。

此外，在第二升压电路中，第一、第二和第三电荷泵电路组由串联连接的二级电荷泵电路构成，并且输送给二级电荷泵电路的时钟信号由具有不同相位4种时钟信号组成。

此外，在第一到第三升压电路中，电荷泵电路包括：电荷转移晶体管，具有连接在电荷泵电路的输入端和输出端之间的电流沟道；阈值取消晶体管，具有连接到输入端和电荷转移晶体管的栅极的电流沟道；第一耦合电容器，它的一个电极连接到电荷转移晶体管的栅极，另一电极被输送以时钟信号；和第二耦合电容器，它的一个电极连接到阈值取消晶体管的栅极，另一电极被输送以时钟信号。

此外，在第一到第三升压电路中，构成电荷泵电路和级数转换电路的晶体管是N沟道MOS晶体管，升压电路输出被升高的正电压。

此外，在第一到第三升压电路中，构成电荷泵电路和级数转换电路的晶体管是P沟道MOS晶体管，并且升压电路输出被升高的负电压。

为了实现上述目的，本发明的非易失性半导体存储器件包括：第一到第三升压电路的任一个；被输送以来自升压电路的升高电压的非易失性存储单元阵列；和级数转换控制电路，用于根据存储器的工作方式将级数转换控制信号的电压电平转换到第一或第二电压电平。

通过阅读参照附图下面的详细说明使本领域普通技术人员更容易理解本发明的这些和其它优点。

附图简述

图1是表示用于产生负高电压的负升压电路的示意结构的电路方框图，该电路作为根据本发明实施例的升压电路。

图2是表示作为级数转换电路20a的图1中所示的级数转换电路20的一种示意内部结构的电路图。

图3是表示作为级数转换电路20b的图1中所示的级数转换电路20的另一示意内部结构的电路图。

图4是表示在实施例1中采用级数转换电路的情况下和在采用常规级数转换电路的情况下通过绘制负升压电路(4级串联结构)的输出电压VNN相对于工作电压VDD的曲线图。

图5是表示根据本发明实施例2的作为升压电路的用于产生负高电压的负升压电路的示意结构的电路方框图。

图6是表示根据本发明实施例3的作为升压电路的用于产生负高电压的负升压电路的示意结构的电路方框图。

图7是表示作为产生正高电压的正升压电路、用于使本发明实施例中的负升压电路工作的时钟信号CLK1-CLK4的时序图。

图8是表示根据本发明实施例4的非易失性半导体存储器件的示意结构的方框图。

图9是表示作为常规升压电路用于产生负高电压的负升压电路的示意结构的电路方框图。

图10是表示现有技术和本发明实施例中的阈值取消型二级电荷泵电路的内部结构的电路图。

图11是输送给图10中所示二级电荷泵电路的时钟信号CLK1-CLK4的时序图。

具体实施方式

下面参照附图借助示意实施例介绍本发明。

实施例1

图1是表示作为根据本发明实施例1的升压电路、用于产生具有不同电压电平的负高电压的负升压电路的示意结构的电路方框图。在图1中，与图9中所示现有技术中的相同结构和相同功能的部件用相同的参考标记表示，并且在此省略对它们的说明。

本实施例不同于现有技术的地方在于，级数转换电路(SW电路)20的结构。下面将主要介绍级数转换电路20的结构和操作。

在图1中，在级数转换控制信号SWHON处于逻辑低电平的情况下，级数转换电路20被去激励，并且负升压电路具有如下结构：其中二级电荷泵电路11和12并联连接二级电荷泵电路13、14。另一方面，在级数转换控制信号SWHON处于逻辑高电平的情况下，级数转换电路20被激励，并且二级电荷泵电路11、12串联连接二级电荷泵电路13、14。这与现有技术的相同。

然而，本实施例中的级数转换电路20不同于现有技术的地方在于，级数转换电路20被输送以时钟信号CLK1、CLK3和输出电压VNN。

图2是表示作为级数转换电路20a的图1中所示级数转换电路20的一种示意内部结构的电路图。在图2中，Tp11到Tp16表示P沟道MOS晶体管；Cp9、Cp10表示被分别被泵送时钟信号CLK3、CLK1的电容器；LS2表示用于使级数转换控制信号SWHON的电压电平从正工作电压VDD移位到负工作电压VNN的电平移位电路AND5、AND6表示用于允许或禁止时钟信号CLK1、CLK3输入到级数转换电路20a的AND(与)电路；INV2表示用于利用级数转换控制信号SWHON转换P沟道MOS晶体管Tp12-Tp15的衬底电压的反相器电路。

下面将介绍如此构成的级数转换电路20a的操作。

首先，在级数转换电路20a被激励的情况下(即SWHON处于逻辑高电平(VDD))，P沟道MOS晶体管Tp14和Tp15的栅极被输送以工作电压VDD，以便P沟道MOS晶体管Tp14和Tp15被截止。此外，要输入的时钟信号CLK1和CLK3被AND电路AND5和AND6允许。此外，P沟道MOS晶体管Tp12到Tp15的衬底被输送以0V。

P沟道MOS晶体管Tp11的栅极被输送以时钟信号CLK1，如图11所示，由此利用低于/高于连接到输入端SWIN的前一级中的电荷泵电路12(图1)的输出电压的电压，使P沟道MOS晶体管Tp11导通/截止。为此，由被连接到输入端SWIN的前一级中电荷泵电路12所升高的电压通过P沟道MOS晶体管Tp11被输送给连接到输出端SWOUT的后一级中的电荷泵电路13，而不会降低升压能力。

另一方面，在级数转换电路20a被去激励的情况下(即SWHON处于逻辑低电平(0V))，P沟道MOS晶体管Tp14和Tp15的栅极被输送以地电位(0V)，以便P沟道MOS晶体管Tp14和Tp15导通。此外，要输入的时钟信号CLK1和CLK3被AND电路AND5和AND6禁止。此外，P沟道MOS晶体管Tp12到Tp15的衬底被输送以工作电压VDD。

P沟道MOS晶体管Tp12的栅极通过P沟道MOS晶体管Tp14被输送以工作电压VDD，并且P沟道MOS晶体管Tp11和Tp13的栅极通过P沟道MOS晶体管Tp15被输送以工作电压VDD。为此，P沟道MOS晶体管Tp11、Tp12和Tp13截止，由此防止被连接到输入端SWIN的前一级中电荷泵电路12升高的电压通过P沟道MOS晶体管Tp11被输送到连接输出端SWOUT的后一级中电荷泵电路13的输入端。

此外，P沟道MOS晶体管Tp16的栅极被输送以来自电平移位电路LS2的负升高电压VNN。为此，P沟道MOS晶体管Tp16导通，并且将地电位输出到输出端SWOUT，由此给后一级中的电荷泵电路13输送地电位(0V)。

图3是表示图1中所示的级数转换电路20的另一内部示意结构的电路图，其作为级数转换电路20b。在图3中，Tp17到20表示P沟道MOS晶体管；Cp11和Cp12分别表示被泵送以时钟信号CLK1和CLK3的电容器；LS3表示用于使级数转换控制信号SWHON的电压电平从正工作电压VDD移位到负工作电压VNN的电平移位电路；和AND7和AND8表示用于允许或禁止时钟信号CLK1和CLK3输入到级数转换电路20b的AND电路。这里，P沟道MOS晶体管17-20的衬底处于地电位(0V)。

下面介绍由此构成的级数转换电路20b的操作。

首先，在级数转换电路20b被激励的情况下(即SWHON处于逻辑高电平)，P沟道MOS晶体管Tp19和Tp20的栅极被输送以来自电平移位电路LS3的工作电压VDD。因此，P沟道MOS晶体管Tp19和Tp20截止。此外，要输入的时钟信号CLK1和CLK3被AND电路AND7和AND8允许。

在上述状态下，级数转换电路20b以与图10中所示阈值取消型常规电荷泵电路的一级相同的方式，具有与之相同的结构和功能。因此，由被连接到输入端SWIN的前一级中电荷泵电路12升高的电压进一步被一级升高，并被输送给连接到输出端SWOUT的后一级中电荷泵电路13，而不会使升压能力下降。

另一方面，在级数转换电路20b被去激励的情况下(即SWHON处于逻辑低电平)，P沟道MOS晶体管Tp19和Tp20的栅极被输送以来自电平移位电路LS3的负升高电压。因此，P沟道MOS晶体管Tp19和Tp20导通。此外，要输入的时钟信号CLK1和CLK3被AND电路AND7和AND8禁止。

通过P沟道MOS晶体管Tp20，向P沟道MOS晶体管Tp17的栅极输送地电位(0V)，并且通过P沟道MOS晶体管Tp19给P沟道MOS晶体管Tp18的栅极输送地电位(0V)。因此，P沟道MOS晶体管Tp17和Tp18截止，由此防止被连接到输入端SWIN的前一级中电荷泵电路12升高的电压通过P沟道MOS晶体管Tp17被输送给连接输出端SWOUT的后一级中电荷泵电路13的输入端。

此外，通过P沟道MOS晶体管Tp19给节点N17输送地电位(0V)。因此，地电位(0V)被输送给输出端SWOUT，并且后一级中电荷泵电路13被输送以地电位(0V)。

图4表示在图2所示的本实施例中采用级数转换电路20a的情况下和在采用图9中所示常规级数转换电路60的情况下、通过绘制负升压电路(4级串联结构)的输出电压VNN相对于工作电压VDD的曲线图。此时电荷泵电路的工作效率设置为90％(在4级结构的情况下，-0.9VDD×4是负升压电路的输出电压)。在图4中，实线表示本实施例中输出电压VNN相对于工作电压VDD的变化，虚线表示现有技术中输出电压VNN相对于工作电压VDD的变化。如图4所示，当本实施例与现有技术相比时，本实施例的输出电压VNN高于现有技术的输出电压，并可以提高升压效率。

实施例2

图5是表示用于产生具有不同电压电平的负高电压的负升压电路的示意结构的电路方框图，其作为根据本发明实施例2的升压电路。在本实施例中，将介绍其中电荷泵电路在4级串联结构和6级串联结构之间转换的情况。

在图5中，二级电荷泵电路31和32、二级电荷泵电路33和34、以及二级电荷泵电路35和36具有与图10中所示二级电荷泵电路11和12相同的结构。

AND1-AND4表示用于允许或禁止时钟信号CLK1-CLK4输入到二级电荷泵电路33和34的AND(与)电路Tp21表示作为用于防止逆流的二极管连接的P沟道MOS晶体管；和Cp13表示用于使输出平滑的电容器。

20-1和20-2表示用于转换电荷泵电路的级数的级数转换电路，并具有图2或3所示的结构。

下面介绍如此构成的负升压电路的工作。

首先，在级数转换电路20-1被激励(即SWHON处于逻辑高电平)和级数转换电路20-2被去激励(即/SWHON处于逻辑低电平)的情况下，6级电荷泵电路31-36互相串联连接。

另一方面，在级数转换电路20-1被去激励(即SWHON处于逻辑高电平)和级数转换电路20-2被激励(/SWHON处于逻辑高电平)的情况下，要输入到二级电荷泵电路33和34的时钟信号CLK1-CLK4被AND电路AND1-AND4禁止，并且二级电荷泵电路33和34的升压操作被悬挂，由此4级电荷泵电路31、32、35和36互相串联连接。

实施例3

图6示出用于产生具有不同电压电平的负高电压的负升压电路的示意结构的电路方框图，其作为根据本发明实施例3的升压电路。在图6中，具有与图9中所示现有技术相同的结构和功能的部件用相同的参考标记表示，并省略了它们的说明。

本实施例不同于现有技术的地方在于级数转换电路(SW电路)80的结构。下面将主要介绍级数转换电路80的结构和操作。

在图6中，级数转换电路80由P沟道MOS晶体管Tp22和Tp23以及负电平移位电路LS4构成。这里，电平移位电路LS4被输送以负升压电路的输出电压VNN作为工作电压。

下面介绍如此构成的级数转换电路80的操作。

首先，在级数转换电路80被激励的情况下(即SWHON处于逻辑高电平)的情况下，P沟道MOS晶体管Tp22的栅极被输送以负升压电路的输出电压VNN，该输出电压VNN是负电平移位电路LS4的反相输出电压。由于P沟道MOS晶体管Tp22的源极电压和漏极电压比栅极电压高一个阈值或更多，因此P沟道MOS晶体管Tp22导通。在另一方面，P沟道MOS晶体管Tp23的栅极被输送以工作电压VDD，其中该工作电压VDD是负电平移位电路LS4的非反相输出电压。由于P沟道MOS晶体管Tp23的源极电压和漏极电压比栅极电压低一个阈值或更多，则P沟道MOS晶体管Tp23被截止。结果，被级数转换电路80的前级中的电荷泵电路12升高的电压可以通过级数转换电路80输送给后一级中的电荷泵电路13，而不会被降低。

另一方面，在级数转换电路80被去激励(即SWHON处于逻辑低电平)的情况下，P沟道MOS晶体管Tp22的栅极被输送以工作电压VDD，该工作电压VDD是负电平移位电路LS4的反相输出电压，P沟道MOS晶体管Tp22被截止。因此，防止了被级数转换电路80的前一级中的电荷泵电路12升高的电压通过级数转换电路80输送给后一级中的电荷泵电路13。

此外，P沟道MOS晶体管Tp23的栅极被输送以负升压电路的输出电压VNN，该输出电压VNN是负电平移位电路LS4的非反相输出电压，以使P沟道MOS晶体管Tp23导通。因此，后一级中的电荷泵电路13被输送以地电位(0V)。

在上述实施例1-3中，已经示出了和介绍了负升压电路。然而，本发明还可适用于正升压电路。在这种情况下，构成负升压电路的所有P沟道MOS晶体管用N沟道MOS晶体管代替，并改变衬底的连接，以便不引起逆流。此外，负电平移位电路被正电平移位电路代替，并且在图7中所示的时序输入时钟信号CLK1-CLK4。这样，可以构成具有级数转换电路的正升压电路。

实施例4

图8是表示根据本发明实施例4的非易失性半导体存储器件的示意结构的方框图。本实施例的非易失性半导体存储器件包含实施例1-3的任一个升压电路或其组合。

在图8中，参考标记90表示振荡电路，91表示具有级数转换电路的升压电路，92表示级数转换控制电路，93表示存储器。

下面将介绍如此构成的非易失性半导体存储器件的操作。

首先，根据来自级数转换控制电路92的级数转换控制信号SWHON(/SWHON)，具有级数转换电路的升压电路91与在振荡电路90中产生的时钟信号CLK1-CLK4同步操作，产生升高电压VNN并输送给存储器93。

输送给存储器93的升高电压VNN被级数转换控制电路92改变。例如，要输送给存储器93的升高电压VNN可以在需要大电流能力而升高电压较低(如在从存储器读出)的情况和需要小电流能力而升高电压较高(如在存储器中写入)的情况之间转换。这样，根据这个目的可以在一个升压电路中有效地产生多种升高电压，并且可以输送给存储器93。

如上所述，本发明具有如下专用的技术效果：可以实现升压电路，其中在不增加芯片面积的情况下提高了升压效率，并缩短了用于到达电压电平和电流能力不同的所希望升高电压所需要的时间，并可以实现包含这种升压电路的非易失性半导体存储器件。

本发明可以以其它各种形式实施而不脱离本发明的精神或主要特性。本申请中公开的实施例在各方面都只是示意性的而非限制性的。本发明的范围由所附权利要求书限定而不是由前述说明限定，并且在权利要求书的等效含义和范围内产生的所有变化都应被包含在本发明的范围中。