在使用中可编程的具有超薄垂直体晶体管的逻辑阵列

摘要

用于具有超薄垂直体晶体管的在使用中可编程的逻辑阵列的结构和方法被提供。在使用中可编程的逻辑阵列包括接收多个输入信号的第一逻辑平面。第一逻辑平面具有以行和列被安排的多个逻辑元，其被互连以提供多个逻辑输出。第二逻辑平面具有以行和列被安排的多个逻辑元，其接收第一逻辑平面的输出并被互连以产生多个逻辑输出以使在使用中可编程的逻辑阵列实施逻辑功能。每个逻辑元都包括从半导体基片向外延伸的垂直支柱。每个支柱都包括由氧化物层分开的单晶第一接触层和第二接触层。至少一个单晶超薄垂直浮栅晶体管被布置得与每个垂直支柱相邻。单晶垂直浮栅晶体管包括：被耦合于第一接触层的超薄单晶垂直第一源/漏区，被耦合于第二接触层的超薄单晶垂直第二源/漏区；以及与所述氧化物层相对并耦合第一和第二源/漏区的超薄单晶垂直体区。垂直浮栅与所述超薄单晶垂直体区相对。

说明书

相关申请的交叉参考

本申请涉及以下共同未决、共同转让的U.S.专利申请：“Open BitLine DRAM with Ultra Thin Body Transistors”、代理人备案号1303.005US1、序列号09/780,125，“Folded Bit Line DRAM withUltra Thin Body Transistors”、代理人备案号1303.004US1、序列号09/780,130，“Programmable Logic Arrays with Ultra ThinBody Transistors”、代理人备案号1303.007US1、序列号09/780,087，“Memory Address and Decode Circuits with UltraThin Body Transistors”、代理人备案号1303.006US1、序列号09/780,144，“Programmable Memory Address and Decode Circuitswith Ultra Thin Body Transistors”、代理人备案号1303.008US1、序列号09/780,126，以及“Flash Memory with Ultra Thin VerticalBody Transistors”、代理人备案号1303.003US1、序列号09/780,169，每个其公开内容在此都引入作为参考。

发明领域

本发明通常涉及集成电路，并且更具体而言，涉及有超薄垂直体晶体管的闪存。

发明背景

逻辑电路是数字系统如计算机的主要部分。本质上，逻辑电路处理多个输入以产生多个输出以便于数字系统使用。所述输入和输出通常为电信号，其取两个“二进制”值之一，“高”逻辑值或“低”逻辑值。逻辑电路使用二进制逻辑来操纵输入，所述二进制逻辑以数学方式来描述逻辑电路的输入和输出之间的给定或所需关系。

适合于特定用户的特定需要的逻辑电路在商业基础上的制造可以是很贵的。因此，通用的超大规模集成(VLSI)电路被定义。VLSI电路起尽可能多的逻辑作用，这有助于合并(consolidate)所需的逻辑功能。然而，仍需要随机逻辑电路以将数字系统的各个元件结合在一起。

几种方案被用于实施这些随机逻辑电路。一个解决方案是标准逻辑，如晶体管-晶体管逻辑(TTL)。TTL集成电路是通用的，这是因为它们仅集成了相对小数量的常用逻辑功能。缺点是特定应用典型地需要大量TTL集成电路。这增加了功率和板空间的消耗，并且提高了数字系统的总成本。

标准逻辑的一个替换是完全定制的逻辑集成电路。定制的逻辑电路精确地适合于特定应用的需要。这使显著减小系统所需零件数量的特定电路体系结构得以实施。然而，定制的逻辑器件需要明显较多的工程时间和精力，这增加了开发这些电路的成本并且可能亦延迟了终端系统的生产。

定制逻辑的较便宜的替换是“可编程逻辑阵列”。可编程逻辑阵列利用了以下事实：复杂的组合逻辑功能可被减少并简化为各种标准形式。例如，逻辑功能可被操纵并缩减为传统的积和(SOP)形式。在积和形式中，逻辑功能仅使用按顺序被实施的两个类型的逻辑功能。这被称为二电平逻辑，并可用各种常规逻辑功能例如AND-OR、NAND-NAND、NOR-NOR来实施。

可编程逻辑阵列的一个好处是它提供一种规则、系统的途径用于随机、组合逻辑电路的设计。可从公用构件块例如晶体管阵列生成大量逻辑功能。通过生成特定的金属化图形以互连阵列中的各个晶体管从而实施所需功能，逻辑阵列被定制或“编程”。

可编程逻辑阵列是使用照相平板印刷技术来制造的，该技术允许半导体和其它材料被操纵以形成集成电路，如本领域所知道的。这些照相平板印刷技术本质上是使用通过透镜和掩模而聚焦的光从而以微观尺寸来限定材料中的图形。被用于实施照相平板印刷术的设备和技术提供了对用所述材料形成的电路的大小的限制。本质上，有时平板印刷术不能生成有足够透明度的足够精细的图像以减小电路元件的大小。换句话说，存在一个通过常规照相平板印刷术可实现的最小尺寸。这个最小尺寸被称为照相平板印刷过程的“临界尺寸”(CD)或最小“特征尺寸”(F)。最小特征尺寸在可编程逻辑阵列的部件大小上强加了一个约束。为了跟上较大可编程逻辑阵列的要求，设计者们寻找了减小阵列部件大小的方式。

随着逻辑和存储器中的密度要求变得越来越高，使器件面积最小化变得越来越关键。NOR-NOR配置中可编程逻辑阵列(PLA)电路是用于实施逻辑电路体系结构的一个实例。

闪存元是对高密度存储器要求的一个可能的解决方案。闪存包括单个晶体管，并且有了高密度，将具有替换计算机系统中硬盘驱动器数据存储的能力。这将导致精密的机械系统由结实(rugged)、小且耐用的固态存储器包装来代替，并且在计算机系统中构成明显的优点。然后所需的是有最高可能密度或最小可能元面积的闪存。

然而，即使对闪存，连续按比例缩放亦提出了问题，这是因为闪存中的单个晶体管具有常规MOSFET技术的相同设计规则限制。就是说，对沟道长度小于0.1微米、100nm或1000的深亚微米区的连续按比例缩放导致常规晶体管结构中的显著问题。如图1中所示，结深度应大大小于1000的沟道长度，或者这意味着几百埃的结深度。这样的浅结难以通过常规植入和扩散技术来形成。需要极高水平的沟道掺杂以抑制短沟道效应，如漏感应阻挡(drain-induced barrier)降低；阈值电压衰减，和亚阈值导通。亚阈值导通在MOSFET技术中是特别有问题的，这是因为它减小了电容器元上的电荷存储保持时间。这些极高掺杂水平导致增加泄漏和减小载流子迁移率。这样，使沟道较短以提高性能被较低的载流子迁移率否定。

因此，在本领域需要提供使用亚微米沟道长度晶体管的改进的在使用中可编程的逻辑阵列，同时避免短沟道效应的有害效应，如漏感应障碍降低；阈值电压衰减，和亚阈值导通，增加泄漏以及减小载流子迁移率。

发明概述

有关在使用中可编程的逻辑阵列的以上提及的问题和其它问题由本发明处理并将通过阅读和学习以下说明书而理解。系统和方法被提供用于在使用中可编程的逻辑阵列，其使用有超薄体的亚微米沟道长度晶体管或表面空间电荷区随着其它晶体管尺寸按比例缩小而按比例缩小的晶体管。

在本发明的一个实施例中，在使用中可编程的有超薄垂直体晶体管的逻辑阵列被提供。在使用中可编程的逻辑阵列包括接收许多输入信号的第一逻辑平面。第一逻辑平面具有以行和列被安排的多个逻辑元，其被互连以提供多个逻辑输出。第二逻辑平面具有以行和列被安排的多个逻辑元，其接收第一逻辑元的输出并被互连以产生许多逻辑输出，从而使在使用中可编程的逻辑阵列实施逻辑功能。每个逻辑元都包括从半导体基片向外延伸的垂直支柱。每个支柱包括由氧化物层分开的单晶第一接触层和第二接触层。每个逻辑元都包括与每个垂直支柱相邻而布置的至少一个单晶超薄垂直浮栅晶体管。单晶垂直浮栅晶体管包括被耦合于第一接触层的超薄单晶垂直第一源/漏区、被耦合于第二接触层的超薄单晶垂直第二源/漏区、以及与氧化物层相对并耦合第一和第二源/漏区的超薄单晶垂直体区。垂直浮栅与超薄单晶垂直体区相对。

本发明的这些和其它实施例、方面、优点和特点将在随后的描述中被部分提出，而部分通过参考本发明的以下描述和参考附图或通过实施本发明，对本领域的技术人员将变得显然。本发明的方面、优点和特点将借助在所附的权利要求中具体指出的手段、过程和组合来实现。

附图简述

图1是常规MOSFET晶体管的图解，说明了当连续按比例缩放发生于沟道长度小于0.1微米、100nm或1000的深亚微米区时这种常规MOSFET的缺点。

图2是说明依照本发明所讲沿支柱侧部形成的垂直超薄体晶体管的图。

图3A-3C说明用于形成支柱的初始过程序列，依照本发明所讲，垂直超薄体晶体管可在以后沿所述支柱的侧部形成。

图4A-4C说明结合图3A-3C所述的以上技术可借助体(bulk)CMOS技术或绝缘体上硅(SOI)技术来实施。

图5A-5C说明从图3A-4C中提供的支柱形成实施例延续以沿支柱侧部形成垂直超薄体晶体管的过程序列。

图6A-6F说明用于依照本发明所讲形成堆叠的水平浮栅和控制栅结构实施例的过程序列。

图7A-7F说明一个实施例的过程描述，依照本发明所讲，通过该实施例，垂直浮栅和垂直控制栅可沿垂直超薄晶体管体结构的侧部形成。

图8A-8E说明一个实施例的过程描述，依照本发明所讲，通过该实施例，垂直浮栅可沿垂直超薄晶体管体结构的侧部形成，并且水平取向的控制栅可在垂直取向的浮栅之上形成。

图9是说明常规NOR-NOR可编程逻辑阵列的示意图。

图10是概括说明依照本发明所讲具有浮栅晶体管的新型在使用中可编程的逻辑阵列(PLA)或逻辑元的一个实施例的体系结构的示意图。

图11是依照本发明所讲电子系统的高水平组织的简化示意图。

优选实施例的描述

在以下对本发明的详述中，参照了形成其一部分的附图，在其中借助图解示出了可实施本发明的特定实施例。所述实施例欲以足够的细节来描述本发明的方面以使本领域的技术人员能实施本发明。可利用其它实施例，并且可在本发明的范围内做出改变。在以下描述中，术语晶片和基片可互换地用于概括地指在其上形成集成电路的任何结构，并且亦指在集成电路制造的各个阶段内的这样的结构。这两个术语均包括掺杂和未掺杂的半导体、支撑半导体或绝缘材料上的半导体的外延层、这样的层的组合以及本领域已知的其它这样的结构。以下详述不具有局限性意义，并且本发明的范围仅由所附的权利要求来限定。

图2是说明依照本发明所讲形成的超薄单晶垂直晶体管或存取(access)FET 200的图。如图2中所示，存取FET 200包括垂直超薄体晶体管，或换句话说超薄单晶垂直晶体管。依照本发明所讲，存取FET 200包括从半导体基片202向外延伸的支柱201。所述支柱包括由氧化物层208垂直分开的单晶第一接触层204和第二接触层206。超薄单晶垂直晶体管210沿支柱201的侧部形成。超薄单晶垂直晶体管210包括超薄单晶垂直体区212，其分开超薄单晶垂直第一源/漏区214和超薄单晶垂直第二源/漏区216。超薄单晶垂直第一源/漏区214被耦合于第一接触层204，而超薄单晶垂直第二源/漏区216被耦合于第二接触层。栅218与超薄单晶垂直体区212相对而形成并且通过薄栅氧化物层220与其分开。

依照本发明的实施例，超薄单晶垂直晶体管210包括具有小于100纳米的垂直长度和小于10纳米的水平宽度的晶体管。这样，在一个实施例中，超薄单晶垂直体区212包括具有小于100纳米的垂直长度(L)的沟道。同样，超薄单晶垂直体区212具有小于10纳米的水平宽度(W)。并且，超薄单晶垂直第一源/漏区214和超薄单晶垂直第二源/漏区216具有小于10纳米的水平宽度。依照本发明所讲，超薄单晶垂直晶体管210从固相外延生长而形成。

如本领域的普通技术人员基于阅读本公开内容而将理解的，有本发明超薄体的超薄单晶垂直晶体管提供随着其它晶体管尺寸按比例缩小而按比例缩小的表面空间电荷区。本发明的这种结构便于增加密度和设计规则要求，同时抑制短沟道效应，如漏感应障碍降低；阈值电压衰减，和亚阈值导通。

n沟道型晶体管在图2的实施例中被示出。然而，基于阅读本公开内容，本领域的普通技术人员将进一步理解，在此所述的传导性类型可通过变换掺杂类型而颠倒，因此本发明同等地适合于包括具有超薄垂直取向的单晶p沟道型晶体管的结构。本发明不被这样局限。

图3A-3C说明一个初始过程序列，用于依照本发明所讲，作为形成在使用中可编程的逻辑阵列的一部分而形成支柱，垂直超薄体晶体管可在以后沿所述支柱的侧部形成。建议的尺寸适合于0.1μm元尺寸(CD)技术并可为其它CD大小而相应地按比例缩放。在图3A的实施例中，p型体硅基片310原材料被使用。诸如通过离子植入、外延生长或这种技术的组合以形成单晶第一接触层312，n++和n+硅合成第一接触层312被形成于基片310上。依照本发明所讲，第一接触层312的较重传导性地掺杂的较低部分亦起到位线302的作用。第一接触层312的n++部分的厚度是所需位线302的厚度，其可近似在0.1μm到0.25μm之间。第一接触层312的总厚度可以是近似在0.2到0.5μm之间。近似100纳米(nm)，0.1μm或以下的厚度的氧化物层314被形成于第一接触层312上。在一个实施例中，可通过热氧化物生长技术形成氧化物层314。通过使用已知技术以形成多晶第二接触层316，n+硅的第二接触层316被形成于氧化物层314上。第二接触层316被形成至100nm或以下的厚度。

接下来，近似10nm的薄二氧化硅层(SiO₂)318被淀积于第二接触层316上。厚度为近似100nm的较厚的氮化硅层(Si₃N₄)320被淀积于薄二氧化硅层(SiO₂)318上以形成垫层，例如层318和320。这些垫层318和320可通过使用任何适当的技术如通过化学气相淀积(CVD)来淀积。

诸如通过反应性离子刻蚀(RIE)，光致抗蚀剂被应用并被选择性地曝光以提供用于沟槽325的定向刻蚀的掩模。定向刻蚀产生多个列条330，包含氮化物层320、垫氧化物层318、第二接触层316、氧化物层314和第一接触层312的堆叠。沟槽325被刻蚀到足以到达基片310的表面的深度，由此提供传导性地掺杂的位线302之间的间距。光致抗蚀剂被去除。条330现在被取向于位线302方向，例如列方向。在一个实施例中，条330具有近似一个微米或以下的表面线宽度。每个沟槽325的宽度可近似等于条330的线宽。该结构现在如图3A中所出现的。

在图3B中，绝缘材料333如SiO₂被淀积以填充沟槽325。然后，诸如通过化学机械抛光/平整化(CMP)来平整化工作表面。第二光致抗蚀剂被应用并被选择性地曝光以提供用于正交于位线302方向，例如行方向的沟槽335的定向刻蚀的掩模。可使用任何适当的技术来形成沟槽335，如通过反应性离子刻蚀(RIE)。沟槽335通过被曝露的SiO₂以及被曝露氮化物层320、垫氧化物层318、第二接触层316、氧化物层314的堆叠且被刻蚀到第一接触层312中的，，但仅到足以留下所需位线302厚度，例如典型为100nm的剩余位线厚度的深度。该结构现在如图3B中所出现的，其具有单独限定的支柱340-1、340-2、340-3和340-4。

图3C说明沿切割线3C-3C所取的图3B中所示的结构的横断面视图。图3C示出在任何给定列中连接相邻支柱340-1和340-2的连续位线302。如以下所述，沟槽335为在支柱的相邻行如通过支柱340-1和340-4形成的行和通过支柱340-2和340-3形成的行之间随后形成浮栅和控制栅而保留。

图4A-4C说明结合图3A-3C所述的以上技术可被实施于体CMOS技术基片或绝缘体上硅(SOI)技术基片上。图4A表示图3A-3C中所示的过程步骤的完整序列，减去在轻微掺杂的p型体硅基片410上形成的垫层。图4A中所示的结构类似于图3C中的横断面视图，并示出有支柱堆叠440-1和440-2在其上形成的连续位线402。支柱440-1和440-2包括在其上形成的n+第一接触层412、氧化物层414以及在氧化物层414上形成的第二n+接触层416。

图4B表示图3A-3C中所示的过程步骤的完整序列，减去在商用SOI晶片如SIMOX上形成的垫层。如图4B中所示，埋入的氧化物层411存在于基片410的表面上。图4B中所示的结构亦类似于图3C中的横断面视图，并示出有支柱堆叠440-1和440-2在其上形成的连续位线402，仅仅在此连续位线402通过埋入的氧化物层411被与基片410分开。同样，支柱440-1和440-2包括在其上形成的n+第一接触层412、氧化物层414以及在氧化物层414上形成的第二n+接触层416。

图4C表示图3A-3C中所示的过程步骤的完整序列，减去在绝缘体上形成硅岛的垫层，其中绝缘体413已通过氧化物底切(oxide undercut)形成。这样的过程包括在1997年11月25日授予的LeonardForbes的题目为“Technique for Producing Small Islands ofSilicon on Insulator”的U.S.专利no.5,691,230中详述的过程，该专利在此引入作为参考。图4C中所示的结构亦类似于图3C中的横断面视图，并示出有支柱堆叠440-1和440-2在其上形成的连续位线402，仅仅在此是连续位线402通过诸如依照以上参考的过程通过氧化物底切形成的绝缘体413被与基片410分开。同样，支柱440-1和440-2包括在其上形成的n+第一接触层412、氧化物层414以及在氧化物层414上形成的第二n+接触层416。这样，依照本发明所讲，如图3A-3C中所示的形成支柱的过程步骤的序列可包括在如图4A-4C中所示的至少三个不同类型的基片上形成相同的内容。

图5A-5C说明一个过程序列，其从图3A-3C中提供的支柱形成实施例和图4A-4C中所示的任何基片延续，以沿诸如图3C中的支柱340-1和340-2的支柱侧部形成垂直超薄体晶体管。仅为了说明的目的，图5A说明了支柱540-1和540-2被形成于p型基片510上并通过沟槽530分开的实施例。类似于结合图5A-5C提供的描述，图5A示出了第一单晶n+接触层512，在一个实施例中，其一部分是与n++位线502整体地形成的。氧化物层区514被形成于第一接触层512上的支柱540-1和540-2中。示出了第二n+接触层516被形成于支柱540-1和540-2中的氧化物层区514上。并且，分别示出了(SiO₂)518和(Si₃N₄)520的垫层被形成于支柱540-1和540-2中的第二接触层516上。

在图5B中，轻微掺杂的p型多晶硅层545被淀积于支柱540-1和540-2上并被定向刻蚀以在支柱540-1和540-2的侧壁550上留下轻微掺杂的p型材料545。在依照本发明所讲的一个实施例中，轻微掺杂的p型多晶硅层被定向刻蚀以在支柱540-1和540-2的侧壁550上留下轻微掺杂的p型材料545，使其具有10nm或以下的宽度(W)或水平厚度。该结构现在如图5B中所示。

结合图5C来描述过程步骤接下来的序列。此时，与在以上已描述的相同，另一个屏蔽步骤可被用于在一些侧壁550中将多晶硅545各向同性地刻蚀掉并仅在支柱540-1和540-2的一个侧壁上留下多晶硅545，如果这是一些特定配置例如仅在支柱540-1和540-2的一侧上形成超薄体晶体管所需要的。

在图5C中，示出了用于仅在支柱540-1和540-2的一侧上形成超薄单晶垂直晶体管或超薄体晶体管的实施例。在图5C中，晶片在近似摄氏550度被加热到700度。在该步骤中，多晶硅545将再结晶并且将垂直发生横向外延固相再生长。如图5C中所示，支柱540-1和540-2的底部处的单晶硅将为该晶体种晶(seed)生长，并且超薄单晶膜546将形成，其可被用作超薄单晶垂直MOSFET晶体管的沟道。在图5C中的实施例中，在仅在支柱的一侧留下膜的地方，结晶将垂直继续进行并进入支柱540-1和540-2的顶部上的n+单晶硅第二接触材料/层516。然而，如果支柱540-1和540-2的两侧均被覆盖，则结晶将在支柱540-1和540-2的顶部上的中心附近留下晶粒边界。该实施例被示出于图5D中。

如图5C和5D中所示，通过从第一和第二接触层512和516掺杂的n+的外扩散，在退火过程中，沿支柱540-1和540-2的侧壁550，漏和源区551和552将分别被形成于超薄单晶膜546中。在退火过程中，超薄单晶膜546的这些部分，现在与n+掺杂剂一起，在垂直发生横向外延固相生长时，将类似地再结晶为单晶结构。漏和源区551和552将通过由p型材料形成的垂直单晶体区552而被分开。在本发明的一个实施例中，垂直单晶体区将具有小于100nm的垂直长度。该结构现在被示出于图5C或5D中。如本领域的普通技术人员基于阅读本公开内容而将理解的，常规栅绝缘体可被生长或淀积于该超薄单晶膜546上。并且，水平或垂直栅结构可被形成于沟槽530中。

如本领域的普通技术人员基于阅读本公开内容而将理解的，依照本发明所讲，分别为551和552的漏和源区已被形成于超薄单晶膜456中以形成超薄单晶垂直晶体管或超薄体晶体管的一部分。超薄单晶膜546现在包括被耦合于第一接触层512的超薄单晶垂直第一源/漏区551和被耦合于第二接触层516的超薄单晶垂直第二源/漏区552。超薄p型单晶垂直体区553沿氧化物层514的侧部或相对侧保留并且将第一源/漏区551耦合于第二源/漏区552。结果是超薄p型单晶垂直体区553分别分开漏和源区，551和552，并且当沟道通过所施加的电势形成于其中时，可电耦合漏和源区551和552。通过在退火步骤中发生的横向固相外延再生长，分别为551和552的漏和源区以及超薄体区553由单晶材料形成。

所述结构的尺寸现在包括超薄单晶体区553，其具有小于100nm的垂直长度，在其中可形成具有小于100nm的垂直长度的沟道。还有，该尺寸包括分别为551和552的漏和源区，其具有由超薄单晶膜546的水平厚度限定的结深度，例如小于10nm。这样，本发明已提供了大大小于器件沟道长度并可随着设计规则进一步收缩而按比例缩放的结深度。此外，本发明已为有超薄体的晶体管提供了一种结构以使随着其它晶体管尺寸的按比例缩小，晶体管体中的表面空间电荷区亦按比例缩小。结果是通过从物理上使MOSFET的体区超薄，例如10nm或以下，表面空间电荷区已被最小化。

基于阅读本公开内容，本领域的普通技术人员将进一步理解，在此所述的传导性类型可通过变换掺杂类型而颠倒，因此本发明同等地适合于包括具有超薄垂直取向的单晶p沟道型晶体管的结构。本发明不被这样局限。从以上所述的过程描述，可继续制造过程以如结合以下附图所述而形成多个不同的水平和垂直栅结构实施例。

图6A-6F说明用于形成结合本发明在此被称为水平替换栅的堆叠的水平浮栅和控制栅结构实施例的过程序列。在以下过程步骤中建议的尺寸适合于0.1微米CD技术并可为其它CD大小而相应地按比例缩放。图6A表示类似于图5C中所示的结构。就是说，图6A示出了在沟槽630中沿支柱640-1和640-2的侧壁650的超薄单晶膜646。此时超薄单晶膜646包括被耦合于第一接触层612的超薄单晶垂直第一源/漏区651和被耦合于第二接触层616的超薄单晶垂直第二源/漏区652。超薄p型单晶垂直体区653沿氧化物层614的侧部或相对侧存在并将第一源/漏区651耦合于第二源/漏区652。依照图6A中所示的过程实施例，诸如通过CVD技术，n+掺杂的氧化物层621或如本领域的普通技术人员所将知道和理解的PSG层被淀积于支柱640-1和640-2上。该n+掺杂的氧化物层621然后被平整化以去离支柱640-1和640-2的顶部表面。进行刻蚀过程以在沟槽630的底部留下大约50nm。接下来，未掺杂的多晶硅层622或未掺杂的氧化物层622被淀积于支柱640-1和640-2上并被CMP平整化以再次从支柱640-1和640-2的顶部表面去除。然后，诸如通过RIE来刻蚀未掺杂的多晶硅层622以沿氧化物层614的侧部或相对侧在沟槽630中留下100nm或以下的厚度。接下来，诸如通过CVD过程，另一个n+掺杂的氧化物层621或如本领域的普通技术人员所将知道和理解的PSG层被淀积于支柱640-1和640-2上。该结构现在如图6A中所出现的。

图6B说明在制造步骤接下来的序列之后的结构。在图6B中，热处理被应用以使n型掺杂剂从例如分别为621和623的PSG层扩散出来到垂直超薄单晶膜646中以另外形成分别为651和652的漏和源区。接下来，如图6B所示，如本领域的普通技术人员基于阅读本公开内容而将知道和理解的，选择性刻蚀被执行以去除沟槽630中的顶部PSG层623和未掺杂的多晶硅层622或氧化物层622。该结构现在如图6B中所出现的。

接下来，在图6C中，诸如通过热氧化，如本领域的技术人员将知道和理解的，薄栅氧化物625生长用于超薄单晶垂直体区653的表面上的超薄单晶垂直晶体管或超薄体晶体管。接下来，掺杂的n+型多晶硅层642可被淀积以形成用于超薄单晶垂直晶体管或超薄体晶体管的栅642。该结构然后经历CMP过程以从支柱640-1和640-2的顶部表面去除掺杂的n+型多晶硅层642，并被RIE刻蚀以形成用于超薄单晶垂直晶体管或超薄体晶体管的栅642的所需厚度。在一个实施例中，掺杂的n+型多晶硅层642被RIE刻蚀以形成被集成形成的、水平取向的浮栅642，其具有小于100纳米的垂直侧，与超薄单晶垂直体区653相对。接下来，诸如通过CVD过程来淀积氧化物层644，并且通过CMP过程来平整化，从而填充沟槽630。依照上述技术进行刻蚀过程以从所述结构除去氮化物层620。这可包括使用磷酸的磷刻蚀过程。该结构现在如图6C中所示而出现。

图6D说明制造步骤接下来的序列。在图6D中，诸如通过RIE，水平取向的浮栅642的顶部上的氧化物层644被屏蔽和刻蚀以去除层间多晶的(interpoly)栅绝缘体或控制栅绝缘体将被形成的区域中的氧化物层644。接下来，层间多晶的栅绝缘体或控制栅绝缘体660被形成。如本领域的普通技术人员将知道和理解的，层间多晶的栅绝缘体或控制栅绝缘体660可以是热生长的氧化物层660或淀积的氮氧化物控制栅绝缘体层660。层间多晶的栅绝缘体或控制栅绝缘体660被形成至近似2到4纳米的厚度。接下来，多晶硅控制栅662被形成。可通过常规的照相平板印刷技术来形成多晶硅控制栅以便于图形化，然后诸如通过CVD来淀积水平取向的浮栅642上的多晶硅控制栅线。诸如通过CVD，另一个氧化物层可被淀积于该结构的表面上以继续进行进一步的制造步骤。

如本领域的普通技术人员基于阅读本公开内容而将理解的，接触可被形成于支柱640-1和640-2的顶部上的第二接触层616以继续互连线664的形成和标准BEOL过程。这些方法可包括常规的接触孔、端子金属和水平间绝缘体(inter level insulator)步骤以完成元和外围电路的接线。图6E是完整结构的透视图。并且，图6F是沿切割线6F-6F所取的相同内容的横断面视图。

可替换的是，制造的以上序列可已被遵循而减去了替换栅步骤。在该可替换实施例中，所述过程将已再次从类似于图5C中所示的结构开始。然而，在图6A中，共形氮化物层将已被淀积至近似10nm然后被定向刻蚀以在支柱的侧壁上留下氮化物。热氧化物将生长以隔离源线602或y寻址线条602的曝露段。然后将通过各向同性刻蚀(例如磷酸)除去氮化物，并且近似1到2nm的薄隧道效应、浮栅氧化物将生长于曝露的超薄单晶膜646的壁上。n型多晶硅层将被淀积以填充沟槽(例如＞100nm)并被平整化(例如通过CMP)然后被略微凹陷于超薄单晶膜646顶部水平以下。该过程然后将以如上述的刻蚀过程而简单地继续，从而从所述结构除去氮化物层620。这可包括使用磷酸的磷刻蚀过程。从图6C往前，该过程将如以上所述继续以完成所述结构。

图7A-7E说明了一个实施例的过程描述，通过该实施例，垂直浮栅和垂直控制栅可沿垂直超薄晶体管体结构的侧部形成。这些结构可由集成电路制造领域的一些技术人员基于阅读本公开内容而实现。在以下过程步骤中建议的尺寸适合于0.1μm CD技术并可为其它CD大小而相应地按比例缩放。图7A表示类似于图5C中所示的结构。就是说，图7A示出了在沟槽730中沿支柱740-1和740-2的侧壁的超薄单晶膜746。此时超薄单晶膜746包括被耦合于第一接触层712的超薄单晶垂直第一源/漏区751和被耦合于第二接触层716的超薄单晶垂直第二源/漏区752。超薄p型单晶垂直体区753沿氧化物层714的侧部或相对侧存在并将第一源/漏区751耦合于第二源/漏区752。依照图7A中所示的过程实施例，诸如通过CVD，近似10nm的共形氮化物层被淀积并被定向刻蚀以仅在支柱740-1和740-2的侧壁上留下。氧化物层721然后诸如通过热氧化而生长至近似20nm的厚度以隔离曝露的位线条702。支柱740-1和740-2的侧壁上的共形氮化物层防止沿超薄单晶膜746的氧化。然后使用如本领域的普通技术人员所将知道和理解的常规除去过程来除去氮化物层。该结构现在如图7A中所出现的。

如图7B中所示，薄隧道效应氧化物756热生长于曝露的超薄单晶膜746的侧壁上。薄隧道效应氧化物756生长至1到2nm的厚度。诸如通过CVD，n+掺杂的多晶硅材料或适当的金属750被淀积以填充沟槽至近似40nm或以下的厚度。诸如通过CMP，n+掺杂的多晶硅材料750然后被平整化，并诸如通过RIE凹陷至略为在超薄单晶膜746的顶部水平以下的高度。氮化物层761然后诸如通过CVD来淀积至近似20nm的厚度以便于间隔物形成，并被定向刻蚀以在分别为718和720的厚氧化物和氮化物垫层的侧壁上留下。该结构现在如在图7B中所示。

图7C说明了在处理步骤接下来的序列之后的结构。在图7C中，氮化物间隔物761被用作掩模，并且支柱列之间的曝光的氧化物，例如图3B中的氧化物333，在源线702之间被选择性刻蚀至近似与源线/y寻址线702上的氧化物721相齐的深度。接下来，再次使用氮化物间隔物761作为掩模，曝露的n+掺杂的多晶硅材料750被选择性刻蚀，停止于源线/y寻址线702上的氧化物层721上，由此在沟槽730中生成一对垂直取向的浮栅763。该结构现在如图7C中所出现的。

图7D说明制造过程的本实施例中接下来的序列。在图7D中，层间多晶的栅绝缘体或控制栅绝缘体760被形成于沟槽730中，其覆盖垂直取向的浮栅763。如本领域的普通技术人员将知道和理解的，层间多晶的栅绝缘体或控制栅绝缘体760可以是热生长的氧化物层760或淀积的氮氧化物控制栅绝缘体层760。层间多晶的栅绝缘体或控制栅绝缘体760被形成至近似7到15纳米的厚度。n+掺杂的多晶硅材料或适当的栅材料762诸如通过CVD而淀积以填充沟槽或栅通孔槽(gatethrough trough)730至近似100nm的厚度。然后诸如通过CMP来平整化n+掺杂的多晶硅材料762，停止于厚氮化物垫层720上。然后诸如通过RIE使n+掺杂的多晶硅材料762凹陷至近似超薄单晶膜746的顶部水平。接下来，从支柱740-1和740-2去除氮化物垫层720。可使用磷刻蚀或其它适当的技术来去除氮化物垫层。然后诸如通过CVD将氧化物775淀积于该结构上以覆盖表面。该结构现在如图7D中所出现的。

如本领域的普通技术人员基于阅读本公开内容而将理解的，接触可被形成于支柱740-1和740-2的顶部上的第二接触层716以继续互连线764的形成和标准BEOL过程。这些方法可包括常规的接触孔、端子金属和水平间绝缘体步骤以完成元和外围电路的接线。图7E是完整结构的透视图。并且，图7F是沿切割线7F-7F所取的相同内容的横断面视图。

图8A-8E说明了一个实施例的过程描述，通过该实施例，垂直浮栅可沿垂直超薄晶体管体结构的侧部形成并且水平取向的控制栅可在垂直取向的浮栅上形成。这些结构可由集成电路制造领域的一些技术人员基于阅读本公开内容而实现。在以下过程步骤中建议的尺寸适合于0.1μm CD技术并可为其它CD大小而相应地按比例缩放。图8A表示类似于图5C中所示的结构。就是说，图8A示出了在沟槽830中沿支柱840-1和840-2的侧壁的超薄单晶膜846。此时超薄单晶膜846包括被耦合于第一接触层812的超薄单晶垂直第一源/漏区851和被耦合于第二接触层816的超薄单晶垂直第二源/漏区852。超薄p型单晶垂直体区853沿氧化物层814的侧部或相对侧存在并将第一源/漏区851耦合于第二源/漏区852。依照图8A中所示的过程实施例，诸如通过CVD，近似10nm的共形氮化物层被淀积并被定向刻蚀以仅在支柱840-1和840-2的侧壁上留下。氧化物层821然后诸如通过热氧化而生长至近似20nm的厚度以隔离曝露的位线条802。支柱840-1和840-2的侧壁上的共形氮化物层防止沿超薄单晶膜846的氧化。然后使用如本领域的普通技术人员所将知道和理解的常规除去过程来除去氮化物层。该结构现在如图8A中所出现的。

如图8B中所示，薄隧道效应氧化物856热生长于曝露的超薄单晶膜846的侧壁上。薄隧道效应氧化物856生长至1到2nm的厚度。诸如通过CVD，n+掺杂的多晶硅材料或适当的金属850被淀积以填充沟槽至近似40nm或以下的厚度。诸如通过CMP，n+掺杂的多晶硅材料850然后被平整化，并诸如通过RIE凹陷至略为在超薄单晶膜846的顶部水平以下的高度。氮化物层861然后诸如通过CVD来淀积至近似50nm的厚度以便于间隔物形成，并被定向刻蚀以在分别为818和820的厚氧化物和氮化物垫层的侧壁上留下。该结构现在如在图8B中所示。

图8C说明了在处理步骤接下来的序列之后的结构。在图8C中，氮化物间隔物861被用作掩模，并且支柱列中间的曝光的氧化物，例如图3B中的氧化物333，在源线802之间被选择性刻蚀至近似与源线/y寻址线802上的氧化物821相齐的深度。接下来，再次使用氮化物间隔物861作为掩模，曝露的n+掺杂的多晶硅材料850被选择性刻蚀，停止于源线/y寻址线802上的氧化物层821上，由此在沟槽830中生成一对垂直取向的浮栅863。该结构现在出现于图8C中。

图8D说明制造过程的本实施例中接下来的序列。在图8D中，氧化物层880被淀积于沟槽830中，其覆盖垂直取向的浮栅863。氧化物层880诸如通过CMP来平整化，停止于厚氮化物垫层820上。氧化物层880然后诸如通过RIE被凹陷至近似超薄单晶膜846的顶部水平。接下来，氮化物垫层820从支柱840-1和840-2被去除，并且氮化物间隔物861亦被去除。可使用磷刻蚀或其它适当的技术来去除氮化物垫层820和氮化物间隔物861。层间多晶的栅绝缘体或控制栅绝缘体860被形成于沟槽830中的氧化物层880上和垂直取向的浮栅863上。如本领域的普通技术人员将知道和理解的，层间多晶的栅绝缘体或控制栅绝缘体860可以是热生长的氧化物层860或淀积的氮氧化物控制栅绝缘体层860。层间多晶的栅绝缘体或控制栅绝缘体860在垂直取向的浮栅863上被形成至近似2到4纳米的厚度。n+掺杂的多晶硅材料或适当的栅材料862诸如通过CVD而淀积于层间多晶的栅绝缘体或控制栅绝缘体860上和垂直取向的浮栅863上至近似50nm的厚度。如本领域的普通技术人员将知道和理解的，然后多晶硅材料862被图形化为水平条或控制栅线。氧化物875然后可诸如通过CVD而淀积以覆盖表面。该结构现在如图8D中所出现的。

如本领域的普通技术人员基于阅读本公开内容而将理解的，接触可被形成于支柱840-1和840-2的顶部上的第二接触层816以继续互连线864的形成和标准BEOL过程。这些方法可包括常规的接触孔、端子金属和水平间绝缘体步骤以完成元和外围电路的接线。图8E是完整结构的透视图。

图9示出常规的NOR-NOR逻辑阵列900，通过在阵列中线的交点处制造薄氧化物栅晶体管，例如逻辑元901-1，901-2，...901-N和903-1，903-2，...903-N，或在这样的交点处不制造薄氧化物栅晶体管，例如缺少了薄氧化物晶体管902-1，902-2，...902-N，该阵列在栅掩模水平是可编程的。如本领域的普通技术人员基于阅读本公开内容而将理解的，相同的技术被常规地用于形成未示出的其它类型的逻辑阵列。如图9中所示，分别为916和918的许多耗尽模式NMOS晶体管被用作负载器件。

图9中所示的常规逻辑阵列包括第一逻辑平面910，其在输入线912处接收许多输入信号。在该实例中，没有反相器被提供用于产生该输入信号的求补。然而，当在特定应用中需要时，第一逻辑平面910可包括反相器以产生求补信号。

第一逻辑平面910包括许多薄氧化物栅晶体管，例如晶体管901-1，901-2，...901-N。薄氧化物栅晶体管901-1，901-2，...901-N位于输入线912和互连线914的交点。在图9的常规PLA中，薄氧化物栅晶体管，例如晶体管901-1，901-2，...901-N的这种选择性制造被称为编程，这是因为由可编程逻辑阵列实施的逻辑功能是通过阵列中输入线912和互连线914的交点处的薄氧化物栅晶体管或逻辑元901-1，901-2，...901-N的选择性安排而输入到阵列中的。

在该实施例中，每个互连线914用作用于输入线912的NOR门，所述输入线通过阵列的薄氧化物栅晶体管901-1，901-2，...901-N连接于互连线914。例如，互连线914A用作用于输入线912A和912B上的信号的NOR门。就是说，互连线914A被维持在高电势，除非被耦合于互连线914A的薄氧化物栅晶体管901-1，901-2，...901-N的一个或多个由一个输入线912上的高逻辑电平信号开启。当控制栅地址通过输入线912激励时，每个薄氧化物栅晶体管，例如晶体管901-1，901-2，...901-N导通，其执行NOR正逻辑电路功能，OR电路功能的反相由通过阵列的薄氧化物栅晶体管901-1，901-2，...901-N进行的到互连线914上的数据的反相而

如图9中所示，提供了第二逻辑平面924，其包括许多薄氧化物栅晶体管，例如晶体管903-1，903-2，...903-N。薄氧化物栅晶体管903-1，903-2，...903-N位于互连线914和输出线920的交点。在此，第二逻辑平面924的逻辑功能再次由第二逻辑平面924中的互连线914和输出线920的交点处薄氧化物栅晶体管903-1，903-2，...903-N的选择性安排来实施。第二逻辑平面924亦被配置以使输出线920包括来自互连线914的信号的逻辑NOR功能，所述互连线通过第二逻辑平面924的薄氧化物栅晶体管903-1，903-2，...903-N耦合于特定的输出线920。这样，在图9中，如本领域的普通技术人员所知道的和通过阅读本公开内容而将理解的，每个线上的输入信号可被用于驱动NOR逻辑阵列中的晶体管的栅。

图10说明依照本发明所讲形成的新型在使用中可编程的逻辑阵列(PLA)的实施例。在图10中，PLA1000使用二电平逻辑途径来实施说明性逻辑功能。具体而言，PLA1000包括第一和第二逻辑平面1010和1022。在该实例中，使用NOR-NOR逻辑来实施逻辑功能。如图10中所示，第一和第二逻辑平面1010和1022每个都分别包括逻辑元或浮栅驱动器晶体管1001-1，1001-2，...1001-N和1002-1，1002-2，...1002-N的阵列，如结合图3A和8E而较详细描述和示出的，其具有被耦合于源线或传导性源平面的其第一源/漏区。这些浮栅驱动器晶体管1001-1，1001-2，...1001-N和1002-1，1002-2，...1002-N被配置成实施FPLA1000的逻辑功能。浮栅驱动器晶体管1001-1，1001-2，...1001-N和1002-1，1002-2，...1002-N被示出为n沟道浮栅晶体管。还有，如图10中所示，许多p沟道金属氧化物半导体(PMOS)晶体管被提供为分别为1016和1024的负载器件晶体管，它们的漏区被耦合于电压电势(VDD)。分别为1016和1024的这些负载器件晶体管对浮栅驱动器晶体管1001-1，1001-2，...1001-N和1002-1，1002-2，...1002-N求补操作以形成负载反相器。

应指出，提供图10的配置是为了举例而不是为了局限。具体而言，本发明所讲不局限于NOR-NOR途径的可编程逻辑阵列。此外，本申请所讲不局限于图10中所示的特定逻辑功能。通过使用各种二电平逻辑途径的任何一个，在本发明的有分别为1016和1024的负载器件晶体管以及浮栅驱动器晶体管1001-1，1001-2，...1001-N和1002-1，1002-2，...1002-N的可编程逻辑阵列中可实施其它逻辑功能。

第一逻辑平面1010在输入线1012处接收许多输入信号。在该实例中，没有反相器被提供用于产生所述输入信号的求补。然而，当在特定应用中需要时，第一逻辑平面1010可包括反相器以产生求补信号。

第一逻辑平面1010包括形成阵列的多个浮栅驱动器晶体管1001-1，1001-2，...1001-N。浮栅驱动器晶体管1001-1，1001-2，...1001-N位于输入线1012和互连线1014的交点。不是所有的浮栅驱动器晶体管1001-1，1001-2，...1001-N都在第一逻辑平面中在工作上导通。相反，如在以下所详述的，浮栅驱动器晶体管1001-1，1001-2，...1001-N被选择性编程以响应输入线1012并改变互连线1014的电势以实施所需逻辑功能。这种选择性互连被称为编程是因为由可编程逻辑阵列实施的逻辑功能是通过阵列中输入线1012和互连线1014的交点处所使用的浮栅驱动器晶体管1001-1，1001-2，...1001-N而输入到阵列中的。

在该实施例中，每个互连线1014用作用于输入线1012的NOR门，所述输入线通过阵列1000的浮栅驱动器晶体管1001-1，1001-2，...1001-N连接于互连线1014。例如，互连线1014A用作用于输入线1012A、1012B和1012C上信号的NOR门。垂直浮栅驱动器晶体管1001-1，1001-2，...1001-N的可编程性是通过对垂直浮栅充电而实现的。当垂直浮栅被充电时，那个浮栅驱动器晶体管1001-1，1001-2，...1001-N将保持断状态直到它被重新编程。对垂直浮栅施加和去除电荷在以下被较详细地讨论。被编程于断状态的浮栅驱动器晶体管1001-1，1001-2，...1001-N保持那个状态，直到电荷从其垂直浮栅被去除。

不具有对应的被充电的垂直浮栅的浮栅驱动器晶体管1001-1，1001-2，...1001-N在通状态或断状态下工作，其中由输入线1012A、1012B和1012C接收的输入信号确定可适用的状态。如果任何输入线1012A、1012B和1012C通过输入线1012A、1012B和1012C所接收的输入信号而开启，则接地被提供于负载器件晶体管1016。负载器件晶体管1016被附着于互连线1014。当被连接于对应的输出线的浮栅驱动器晶体管1001-1，1001-2，...1001-N的任何一个被激励时，负载器件晶体管1016提供低电压电平。这执行了NOR逻辑电路功能，OR电路功能的反相由通过阵列1000的浮栅驱动器晶体管1001-1，1001-2，...1001-N进行的到互连线1014的数据的反相而产生。当浮栅驱动器晶体管1001-1，1001-2，...1001-N处于断状态时，开路(open)被提供于负载器件晶体管1016的漏。当负载器件晶体管1016通过在负载器件晶体管1016的栅接收的时钟信号(Φ)而开启时，VDD电压电平被施加给对应的输入线，例如用于第二逻辑平面1022的互连线1014。如结合图3A-8E所详述的，在此所述的浮栅驱动器晶体管1001-1，1001-2，...1001-N的每个是依照本发明所讲而形成的。

以类似方式，第二逻辑平面1022包括浮栅驱动器晶体管1002-1，1002-2，...1002-N的第二阵列，其被选择性编程以提供实施特定逻辑功能所需的二电平逻辑的第二电平。在该实施例中，浮栅驱动器晶体管1002-1，1002-2，...1002-N的阵列亦被配置以使输出线1020包括来自互连线1014的信号的逻辑NOR功能，所述互连线通过第二逻辑平面1012的浮栅驱动器晶体管1002-1，1002-2，...1002-N耦合于特定输出线。

垂直浮栅驱动器晶体管1002-1，1002-2，...1002-N的可编程性是通过对垂直浮栅充电而实现的。当垂直浮栅被充电时，那个浮栅驱动器晶体管1002-1，1002-2，...1002-N将保持断状态直到它被重新编程。对垂直浮栅施加和去除电荷在以下被较详细地讨论。被编程于断状态的浮栅驱动器晶体管1002-1，1002-2，...1002-N保持那个状态，直到电荷从垂直浮栅被去除。

不具有对应的被充电的垂直浮栅的浮栅驱动器晶体管1002-1，1002-2，...1002-N工作在通状态或断状态下，其中由互连线1014接收的信号确定可适用的状态。如果任何互连线1014被开启，则通过将地电势施加给被耦合于在此所述的晶体管第一源/漏区的源线或传导性源平面将地提供于负载器件晶体管1024。负载器件晶体管1024被附着于输出线1020。当被连接于对应的输出线的浮栅驱动器晶体管1002-1，1002-2，...1002-N的任何一个被激励时，负载器件晶体管1024提供低电压电平。这执行了NOR逻辑电路功能，OR电路功能的反相由通过阵列1000的浮栅驱动器晶体管1002-1，1002-2，...1002-N进行的输出线1020的数据的反相而产生。当浮栅驱动器晶体管1002-1，1002-2，...1002-N处于断状态时，开路被提供于负载器件晶体管1024的漏。当负载器件晶体管1024通过在负载器件晶体管1024的栅接收的时钟信号(Φ)而开启时，VDD电压电平被施加给用于第二逻辑平面1022的对应的输出线1020。以这种方式，利用一般的PLA阵列结构最容易地实施了NOR-NOR电可编程逻辑阵列。如结合图3A-8E所详述的，在此所述的浮栅驱动器晶体管1002-1，1002-2，...1002-N的每个是依照本发明所讲而形成的。

这样，图10示出了逻辑阵列中有超薄体的新型、非易失性的浮栅晶体管的应用。如果浮栅驱动器晶体管1001-1，1001-2，...1001-N和1002-1，1002-2，...1002-N用垂直浮栅上的负电荷来编程，则它从阵列中被有效地去除。以这种方式，即使当电路处于终接电路中或处于现场中并且被用于一个系统中时，阵列逻辑功能亦可被编程。

浮栅上所存电荷的不存在和存在通过对输入线1012或控制栅线和y列/源线进行寻址以形成特定浮栅处地址的一致性而读取。控制栅线将以例如1.0伏的某种电压被驱动为正并且y列/源线被接地，如果浮栅未用电子来充电，则垂直侧壁晶体管将开启，趋向于保持那个特定行上的互连线处于下状态(down)，表示元中所存“一”的存在。如果该特定浮栅用所存电子来充电，所述晶体管将不开启并且表示元中所存“零”的存在。以这种方式，特定浮栅上所存的数据可被读取。实际上，通过不仅对单个浮栅而且对特定控制栅寻址线的每侧上的相邻的支柱的行中的浮栅二者均进行寻址，数据以“位对”被读出。通过热电子注入将数据存储到所述元中。在此情况下，被耦合于超薄单晶垂直第二源/漏区的互连线用0.1微米技术的较高漏电压如2伏来驱动，并且通过两倍于该值的范围内的某种额定电压来寻址控制栅线。超薄单晶垂直浮栅晶体管的沟道中所产生的热电子将通过栅或隧道注入到寻址方案所选的晶体管的浮栅上。擦除是通过以下来实现的：用负电压驱动控制栅线并用正偏压驱动晶体管的源线，因此总的电压差处于3伏的量级，导致电子隧穿离开浮栅。依照本发明的一个实施例，能以“位对”来擦除数据，这是因为控制栅的每侧上的浮栅均可被同时擦除。该体系结构服从块寻址方案，其中阵列的部分同时被擦除和复位。

图11是依照本发明所讲电子系统1100的高水平组织的简化方块图。如图11中所示，电子系统1100是一种这样的系统：其功能元件由算术/逻辑单元(ALU)例如处理器1120、控制单元1130、存储器单元1140或存储器装置1140以及输入/输出(I/O)装置1150组成。通常这种电子系统1100将具有本地的一组指令，所述指令指定待由ALU1120对数据执行的操作以及ALU 1120、存储器装置1140和I/O装置1150之间的其它交互。存储器装置1140包含数据加上所存的指令清单。

通过连续循环经过导致从存储器装置1140获取并执行指令的一组操作，控制单元1130协调ALU1120、存储器装置1140和I/O装置1150之间的所有操作。依照本发明所讲，在使用中可编程的逻辑阵列可被实施成执行由这些部件执行的许多逻辑功能。对于ALU 1120、控制单元1130和I/O装置1150，任意的逻辑功能可以以本领域技术人员众所周知的“积和”的形式而实现。可使用任何等效的二电平逻辑配置来实施逻辑功能积和：AND-OR、NAND-NAND、NOR-OR、OR-NOR、AND-NOR、NAND-AND、或者OR-AND。

结论

为了举例而不是为了局限，已参照有超薄体晶体管的在使用中可编程的逻辑阵列描述了以上结构和制造方法。示出了不同类型的浮动和控制栅结构，其可被利用于三种不同类型的基片上以形成在使用中可编程的逻辑阵列。

已表明逻辑阵列中越来越高的密度要求导致结构和晶体管越来越小的尺寸。常规的平面晶体管结构难以按比例缩放至深亚微米尺寸体系(regime)。本发明提供了在沿氧化物支柱的侧壁生长的超薄单晶硅膜中制造的浮栅晶体管。有超薄体区的这些浮栅晶体管自然地按比例缩放至越来越小的尺寸，同时保留较小器件的性能优点。用于较高密度和较高性能的较小尺寸的优点均在本发明的可编程逻辑阵列中实现。

依照本发明所讲，任何任意的组合逻辑功能能以所谓的积和的形式而实现。可通过使用二电平逻辑配置，如图10中所示的NOR-NOR阵列或通过NOR门和NAND门的组合来实施积和。NAND的门可通过有经反相的输入的NOR门来实现。通过断开与基片隔离的支柱中的第一接触层，这些阵列可被现场编程或擦除并重新编程以实现所需逻辑功能。