具有降低封装测试时间的半导体存储装置

摘要

本发明涉及一种半导体存储装置，尤其涉及半导体存储装置的封装和测试技术。本发明的目的是要提供一种能够以除了缺省带宽以外的带宽执行封装测试，而对于封装选择垫片，不用修正任何接线的半导体存储装置。本发明可以执行除了通过具有内部选择的导线连接所决定的缺省封装选择以外的其他封装选择。当封装级测试要使用除了对应缺省封装选择的带宽以外的其他带宽执行时，不需要修正接线。因此测试可以用高于对应缺省封装选择的带宽的带宽执行，所以可以降低封装测试时间。

说明书

技术领域

本发明涉及一种半导体存储装置，尤其涉及半导体存储装置的封装和测试技术。

背景技术

最近，半导体存储器领域的主要讨论点具有从集成度改变到运行速度的趋势。因此，高速同步存储器装置，如双倍数据率同步DRAM(DDR SDRAM)和RAMBUS DRAM已被当作新的主题的焦点。同步存储器装置是以和外部系统时钟同步地运行的存储器，而SDRAM已是DRAM当中商用存储器市场的主流。在输入/输出操作方面，SDRAM在与时钟的上升沿同步的每个时钟内存取一次数据。另一方面，诸如DDR SDRAM的高速同步存储器装置，其大量操作与时钟的下降沿和上升沿同步进行，所以在每一个时钟内可以执行两次数据存取。

所制造的DRAM产品具有X4/X8/X16带宽。换言之，产品的带宽是根据客户的要求决定，而且DRAM产品依据带宽具有特殊的管脚排列和接线

图1为传统的X4和X16 SDRAMs的管脚排列图(54支管脚)。

参考图1，X16 SDRAM包含数据I/O管脚DQ0至DQ15，地址管脚A0至A12，库地址管脚BA0和BA1，电源管脚VDD，VSS，VDDQ和VSSQ，数据屏蔽管脚LDQM和UDQM，指令管脚/WE，/CAS，/RAS和/CS，时钟管脚CK，和时钟使能管脚CKE，而且它们每一个都经引线框与管芯的连接垫片作导线连接。在X16 SDRAM的情形中，16支DQ管脚全都使用，而且在54支管脚中只有一支管脚非连接脚(NC)。

同时，因为X4 SDRAM只使用4只DQ管脚(即，DQ0，DQ1，DQ2和DQ3)，所以其他的12支DQ管脚是处于非连接脚状态。因为数据屏蔽管脚LDQM和UDQM中的低数据屏蔽管脚LDQM保留在NC状态，所以54支管脚共有14支管脚保留在NC状态。

因为数据屏蔽信号是以比特为单位控制的，所以在X4或X8 SDRAM中，使用一支数据屏蔽管脚(DQM)，而在X16 SDRAM中，则使用2支数据屏蔽管脚(LDQM，UDQM)。

图2为传统的X4/X8/X16 DDR SDRAMs的管脚排列图(66支管脚)。

参考图2，除了DDR SDRAM使用数据选通管脚LDQS，UDQS和DQS，参考电压管脚VREF，时钟禁止管脚/CK之外，DDR SDRAM的管脚排列几乎和SDRAM类似。换言之，X16 DDR SDRAM使用16支DQ管脚，而X8DDR SDRAM使用8支DQ管脚。X4 DDR SDRAM使用4支DQ管脚。

当X16 DDR SDRAM使用2支连接的数据屏蔽管脚LDM和UDM时，X4或X8 DDR SDRAM并没有使用低数据屏蔽管脚LDM，而仍保留在NC状态。此外，X4或X8 DDR SDRAM使用1支数据屏蔽管脚DM。当X16 DDRSDRAM使用2支连接的数据选通管脚LDQS和UDQS时，X4或X8 DDRSDRAM并没有使用低数据选通管脚LDQS，而仍保留在NC状态，所以只使用1支数据选通管脚DQS。

如图1和图2所示，根据带宽，所有的半导体存储装置都具有特殊的管脚排列和接线。

另一方面，半导体存储装置的集成度会增加，而且会有几千万个存储单元被集成在一个存储器芯片之中。若存储器存储单元数增加，则要花很多时间测试存储器存储单元是否正常或有缺陷。在此封装测试中，必须要考虑封装测试时间和测试结果的准确性。

为了满足封装测试时间的这些要求，有人提出一种可以在同一时间进行多比特位访问的并行测试。但是，因为并行测试是通过数据压缩执行测试操作，所以筛选鉴别能力会退化。此外，并行测试具有不会反映因数据路径或电源噪声之间不同所产生的相对性的缺点。

因此，为了更准确考核产品特性，必须使用测试时间很长的非压缩法。下面的说明是在非压缩法的假设下实行的。

图3为根据封装选择的传统的导线连接图。

参考图3，在X4产品100的情形中，封装选择垫片(PAD X4)101导线连接VDD管脚，而另一封装选择垫片(PAD X8)102导线连接VSS管脚。在图3中，暗的部分表示导线连接封装导线的连接垫片，而亮的部分表示悬空状态。另一方面，在X8产品110的情形中，封装选择垫片(PAD X4)111导线连接VSS管脚，而另一封装选择垫片(PAD X8)112导线连接VDD管脚。在X16产品120的情形中，封装选择垫片(PAD X4)121和(PAD X8)122都导线连接VSS管脚。

图4为传统的封装选择信号生成电路方块图。

参考图4，施加到封装选择垫片PDA X4和PAD X8的VDD或VSS是通过缓冲器单元130和140缓冲，然后输出成为封装选择信号sX4和sX8。这里，缓冲器单元130和140提供两个反相器。

下面的表1是根据导线连接的操作带宽的封装选择表。

               [表1]

    X4    X8    X16    PAD X4    VDD    VSS    VSS    PAD X8    VSS    VDD    VSS    SX4    H    L    L    SX8    L    H    L

参考表1，若封装选择信号sX4和sX8分别为逻辑高(H)电位和逻辑低(L)电位，则对应的操作芯片为X4。若封装选择信号sX4和sX8分别为逻辑低(L)电位和逻辑高(H)电位，则对应的操作芯片为X8。若封装选择信号sX4和sX8都为逻辑低(L)电位，则对应芯片当作X16操作。

下面的表2是传统的SDRAM(DDR SDRAM)的地址编码表。

                                [表2]

 地址A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A11 A12 X4封装Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y11 Y12 X8封装Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y11 NC X16封装Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 NC NC

参考表2，在X16封装的情形中，10个Y地址(行地址)Y0到Y9关于某一字元线依序计数。通过执行1024次测试，可以筛选鉴别连接到该字元线的所有存储单元。此时，通过焊接垫片，可以输入/输出16个数据。此外，在X8封装的情形中，11个Y地址Y0到Y11关于某一字元线依序计数。通过执行2048次测试，可以筛选鉴别连接到该字元线的所有存储单元。此时，通过连接垫片，可以输入/输出8个数据，所以，与X16封装比较，所花的测试时间长2倍。在X4封装的情形中，12个Y地址Y0到Y12关于某一字元线依序计数。通过执行4096次测试，可以筛选鉴别连接到该字元线的所有存储单元。此时，通过连接垫片，可以输入/输出4个数据，所以，与X16封装比较，所花的测试时间长4倍。换言之，当关于实际的DQ垫片数的DQ垫片的连接垫片较少时，数据一次输入/输出数就会减少，所以整个测试时间就会增加。

根据上述的现有技术，关于封装选择垫片的接线一旦完成，只通过使用对应于测试模式操作和正常模式操作的接线状态的某个封装选择就能够执行测试。因此，X8或X4封装选择需要很长的测试时间。

但是，换一个角度看，若只执行关于由封装选择垫片的导线连接所决定的某一封装选择的测试，则很难根据带宽的变化检测失效。因此，存在许多进行关于其他封装选择和对应封装选择的测试的情形。尤其是，在与X4或X8封装连接的产品的情形中，因为有些DQ管脚是在NC状态，所以很难测试带宽上限的封装特性。但是，在与X16封装连接的产品的情形中，可以测试X8或X4封装带宽的特性。

当测试与X16封装连接的产品的假设特性时，为了测试X4或X8封装特性，必须修正关于封装选择垫片的接线。换言之，在测试完X8封装特性之后，再次修正接线，然后测试X8封装特性。在此情形下，因为对应个别的封装选择的接线需要修正，所以会有封装成本和测试时间增加的问题。

发明内容

因此，本发明的目的在于提供一种能以除了缺省带宽以外的带宽执行封装测试，而不用对封装选择垫片作任何接线修正的半导体存储装置。

根据本发明的一个方面，提供有一种半导体存储装置，其包括：至少一个在缺省封装选择时用于导线连接的封装选择垫片；一信号生成装置，用于产生缓冲器控制信号；以及一缓冲装置，用于在正常模式下，为了响应缓冲器控制信号而对施加到封装选择垫片的信号进行缓冲，并且并将缓冲信号当作封装选择信号输出，在测试模式下，阻挡施加到封装选择垫片的信号，并且将对应于除了缺省封装选择以外的封装选择的信号当作封装选择信号的信号输出。

根据本发明的另一个方面，提供有一种半导体存储装置，其包括：在缺省封装选择时用于导线连接的第一和第二封装选择垫片；缓冲器控制信号生成装置，用于产生缓冲器控制信号；一第一缓冲装置，用于在正常模式下，为了响应缓冲器控制信号而对施加到第一封装选择垫片的信号进行缓冲，并且将所缓冲的信号当作第一封装选择信号输出，在测试模式下，阻挡施加到第一封装选择垫片的信号，并且将对应于除了缺省封装选择以外的封装选择的信号当作第一封装选择信号输出；以及一第二缓冲装置，用于在正常模式下，为了响应缓冲器控制信号而对施加到第二封装选择垫片的信号进行缓冲，并且将缓冲信号当作第二封装选择信号输出，在测试模式下，阻挡施加到第二封装选择垫片的信号，并且将对应于除了缺省封装选择以外的封装选择信号当作第二封装选择信号输出。

根据本发明的又一方面，提供有一种半导体存储装置，其包括：至少一个在缺省封装选择时用于导线连接的封装选择垫片；一缓冲器控制信号生成装置，用于产生缓冲器控制信号；一缓冲装置，用于对施加到封装选择垫片的信号进行缓冲；以及一开关装置，用于为了响应作为封装选择信号的缓冲器控制信号，传输缓冲装置的输出信号和对应于除了响应的缺省封装选择以外的封装选择的信号。

附图说明

由下面参考附图的实施例的说明，本发明的其他目的和方向将会变得更明了，其中：

图1为传统的X4和X16 SDRAMs的管脚排列图(54支管脚)；

图2为传统的X4/X8/X16 DDR SDRAMs的管脚排列图(66支管脚)；

图3为根据封装选择的传统的导线连接图；

图4为传统的封装选择信号生成电路方块图；

图5为根据本发明实施例的根据封装选择的导线连接结构图；

图6为根据本发明实施例的封装选择信号生成电路方块图；

图7到图12为根据本发明第一实施例的缓冲器单元的电路图范例；及

图13为根据本发明第二实施例的封装选择信号生成电路的电路图。

具体实施方式

下面，将参考附图详细说明本发明的优选实施例。

图5为根据本发明实施例依据封装选择的导线连接结构图。

参考图5，在X4产品200的情形中，封装选择垫片(PAD X4)210与VDD管脚导线连接，而另一封装选择垫片(PAD X8)202与VSS管脚导线连接。另一方面，在X8产品210的情形中，封装选择垫片(PAD X4)211与VSS管脚导线连接，而另一封装选择垫片(PAD X8)212与VDD管脚导线连接。在X16产品220的情形中，封装选择垫片(PAD X4)221和(PAD X8)222都导线连接VSS管脚。

在本发明所应用的导线连接结构中，封装选择垫片的结构和施加信号和示于图3的现有技术相同。但是，本发明和具有最大带宽的X16产品220一样，具有相同的DQ管脚的导线连接结构，而不管X4产品200或X8产品210。换言之，所有的DQ管脚都被导线连接，而不用考虑到封装选择。

图6为根据本发明实施例的封装选择信号生成电路方块图。

参考图6，根据本发明的封装选择信号生成电路，包括：至少一个在缺省封装选择时用导线连接的封装选择垫片60；一缓冲器控制信号生成单元64，用于产生缓冲器控制信号；以及一缓冲器单元62，用于为了响应缓冲器控制信号而对施加到封装选择垫片60的信号进行缓冲，并且输出缓冲信号，或阻挡施加到封装选择垫片60的信号，并且将对应除了缺省封装选择以外的封装选择垫片的信号当作封装选择信号的信号输出。这里，缓冲器控制信号生成单元64是使用模式寄存器设置的测试模式信号生成电路。

缓冲器控制信号在正常模式操作期间是被禁止的，所以缓冲器单元62对通过连接导线施加到封装选择垫片60的信号缓冲，以产生封装选择信号的缓冲信号。换言之，在正常模式操作期间，半导体存储装置按对应于缺省封装选择的带宽进行操作。另一方面，在测试模式操作期间，缓冲器控制信号是选通的，所以缓冲器单元62阻挡从封装选择垫片60输入的信号，而且输出对应除了缺省封装选择以外的封装选择的封装选择信号。换言之，在测试模式操作期间，半导体存储装置是以不是缺省带宽的带宽进行操作。此时，在缓冲器控制信号生成单元64输出一个缓冲器控制信号的情形下，在测试模式期间可以选择的带宽也只是一个。比较之下，在缓冲器控制信号生成单元64可以输出二个或二个以上的缓冲器控制信号的情形下，在测试模式期间，可以执行关于多个带宽的测试。

[第一实施例]

在本发明的第一实施例中，使用二个封装选择垫片PAD X4和PAD X8。有人提出一种电路，该电路根据操作模式，通过来自图6的缓冲器单元62且所施加到二个封装选择垫片PAD X4和PAD X8的信号以及缓冲器控制信号enX8和enX16的逻辑组合，选择性输出封装选择信号sX4和sX8。

图7为根据本发明第一实施例的缓冲器单元62的第一电路图范例。

参考图7，缓冲器单元62包括：一第一缓冲器单元230，用于对施加到根据封装选择作导线连接的封装选择垫片PAD X4的信号、和在正常模式下为响应缓冲器控制信号enX16而施加到封装选择垫片PAD X4的信号进行缓冲，以便将所缓冲的信号作为封装选择信号sX4输出，并且将对应于在测试模式下的最大带宽(即X16封装)的PAD X4选择信号当作封装选择信号sX4输出；以及一第二缓冲器单元240，用于将在正常模式下为了响应缓冲器控制信号enX16而施加到封装选择垫片PAD X8的信号进行缓冲，以便将缓冲信号当作封装选择信号sX8输出，并且将在测试模式下对应于最大带宽(即X16封装)的PAD X8选择信号当作封装选择信号sX8输出。另一方面，在图6的缓冲器控制信号生成单元64中，还包括模式寄存器设置(MRS)控制电路250。这里，假设缓冲器控制信号enX16是高电位信号。

另一方面，第一缓冲器230包括：一反相器INV1，用于接收缓冲器控制信号enX16；一与非门NAND1，用于接收反相器INV1的输出和施加到封装选择垫片PAD X4的信号；以及一反相器INV2，用于接收与非门NAND1的输出，以输出封装选择信号sX4。第二缓冲器240包括：一反相器INV3，用于接收缓冲器控制信号enX16；一与非门NAND2，用于接收反相器INV3的输出和施加到封装选择垫片PAD X8的信号；以及一反相器INV4，用于接收与非门NAND2的输出，以输出封装选择信号sX8。

下面将参考图7的电路详细说明半导体存储装置的操作。

在缺省X4封装的情形中，其中封装选择垫片PAD X4和PAD X8分别连接VDD管脚和VSS管脚，因为在正常模式下，缓冲器控制信号enX16是逻辑低电位，使得对于施加到封装选择垫片PAD X4和PAD X8的信号来说，与非门NAND1和NAND2的操作象一个反相器，所以封装选择信号sX4和sX8分别为逻辑高(H)电位和逻辑低(L)电位。结果，对应芯片当作X4操作。另一方面，在测试模式下，因为缓冲器控制信号enX16选通到逻辑高(H)电位，所以与非门NAND1和NAND2可以阻挡施加到封装选择垫片PAD X4和PAD X8的信号，而总是输出逻辑高电位。因此，所有的封装选择信号sX4和sX8都是逻辑低(L)电位，所以对应芯片当作X16操作。

在缺省X8封装的情形中，其中封装选择垫片PAD X4和PAD X8分别连接VSS管脚和VDD管脚，因为在正常模式下，缓冲器控制信号enX16是逻辑低(L)电位，使得对于施加到封装选择垫片PAD X4和PAD X8的信号来说，与非门NAND1和NAND2的操作类似反相器，所以封装选择信号sX4和sX8分别为逻辑低(L)电位和逻辑高(H)电位。结果，对应芯片当作X8操作。另一方面，在测试模式下，因为缓冲器控制信号enX16选通到逻辑高(H)电位，所以与非门NAND1和NAND2可以阻挡施加到封装选择垫片PAD X4和PAD X8的信号，而总是输出逻辑高电位。因此，所有的封装选择信号sX4和sX8都是逻辑低(L)电位，所以对应芯片当作X16操作。

在缺省X16封装的情形中，其中所有的封装选择垫片PAD X4和PAD X8都连接VSS管脚，因为在正常模式下，缓冲器控制信号enX16是逻辑低电位，使得对于施加到封装选择垫片PAD X4和PAD X8的信号来说，与非门NAND1和NAND2的操作类似反相器，所以所有的封装选择信号sX4和sX8都为逻辑低(L)电位。结果，对应芯片当作X16操作。另一方面，在测试模式下，因为缓冲器控制信号enX16选通为逻辑高(H)电位，所以与非门NAND1和NAND2可以阻挡施加到封装选择垫片PAD X4和PAD X8的信号，而总是输出逻辑高电位。因此，所有的封装选择信号sX4和sX8都是逻辑低(L)电位，所以对应芯片当作X16操作。

下面的表3是根据封装选择，在正常模式和测试模式下的操作带宽的操作表(在使用enX16的情形下)。

                                    [表3]

封装选择    X4    X8    X16    X4    X8    X16          正常模式          测试模式(enX16“H”) PAD X4  VDD  VSS  VSS  VDD  VSS  VSS PAD X8  VSS  VDD  VSS  VSS  VDD  VSS sX4  H  L  L                 L sX8  L  H  L                 L 操作带宽 X4  X8  X16  X16  X16  X16

参考表3，在正常模式的情形下，对应芯片的操作带宽是根据封装选择垫片PAD X4和PAD X8的连接状态决定的。但是，在测试模式的情形下，对应芯片当作X16操作，而不用考虑封装选择垫片PAD X4和PAD X8的连接状态。

下面的表4是根据图7的电路结构，在测试模式下的SDRAM(DDRSDRAM)的地址编码表。

                                   [表4]

 地址A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A11 A12 X4封装Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 NC NC X8封装Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 NC NC X16封装Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 NC NC

在正常模式下，地址编码表和表2相同。

但是，在测试模式下，因为所有的X4/X8/X16封装都是通过连接垫片输入/输出16个数据，所以10个Y地址Y0到Y9关于某一字元线依序计数。若测试执行1024次，则可以筛选鉴别所有连接到该字元线的存储单元。因此，在现行最大的带宽中(即，在X16产品的情形中)，测试时间和现有技术不同。但是，在X8产品的情形中，因为通过执行1024次测试，可以筛选鉴别连接到某一字元线的所有存储单元，所以测试时间可以减少至现有技术的1/2。此外，在X4产品的情形中，测试时间可以减少至现有技术的1/4。

图8为根据本发明第一实施例的缓冲器单元62的第二电路图范例。

图8和图7间的差异处为第一和第二缓冲器单元430和440的结构。第一缓冲器单元430包括：一反相器INV5，用于接收施加到封装选择垫片PADX4的信号；以及，一或非门NOR1，用于接收输出自MRS控制电路450的缓冲器控制信号enX16和反相器INV5的输出，以便输出封装选择信号sX4。第二缓冲器单元440包括：一反相器INV6，用于接收施加到封装选择垫片PAD X8的信号的；以及一或非门NOR2，用于接收输出自MRS控制电路450的缓冲器控制信号enX16和反相器INV6的输出，以输出封装选择信号sX4。

虽然第一和第二缓冲器单元430和440是使用或非门来实现的，但是缓冲器单元的操作方式和图7相同，所以操作表也和表3相同。换言之，因为在正常模式下，缓冲器控制信号enX16为逻辑低电位，使得或非门NOR1和NOR2的操作类似反相器，所以封装选择信号sX4和sX8是根据封装选择垫片PAD X4和PAD X8的连接状态决定的。另一方面，在测试模式下，因为缓冲器控制信号enX16选通到逻辑高(H)电位，所以或非门NOR1和NOR2可以阻挡施加到封装选择垫片PAD X4和PAD X8的信号。因此，所有的封装选择信号sX4和sX8都是逻辑低(L)电位，所以对应芯片当作X16操作。

图9为根据本发明第一实施例的缓冲器单元62的第三电路图范例。

图9图示了对输出在测试模式下用于选择X8选择的缓冲器控制信号enX8的情形。第一缓冲器单元530包括：一反相器INV7，用于接收缓冲器控制信号enX8；一与非门NAND3，用于接收反相器INV7的输出和施加到封装选择垫片PAD X4的信号；一反相器INV8，用于接收与非门NAND3的输出，以便输出封装选择信号sX4。第二缓冲器单元540包括：一反相器INV9，用于接收施加到封装选择垫片PAD X8的信号；一反相器INV10，用于接收缓冲器控制信号enX8；以及一与非门NAND4，用于接收反相器INV9和INV10的输出，以便输出封装选择信号sX8。

假设封装选择垫片PAD X4和PAD X8分别连接VSS管脚和VDD管脚，所以对应芯片当作缺省X4操作。因为在正常模式下，缓冲器控制信号enX8为逻辑低(L)电位，使得封装选择信号sX4和sX8分别为逻辑高(H)电位和逻辑低(L)电位，所以对应芯片当作X4封装操作。另一方面，因为在测试模式下，缓冲器控制信号enX8为逻辑高(H)电位，使得封装选择信号sX4和sX8分别为逻辑低(L)电位和逻辑高(H)电位，所以对应芯片当作X8封装操作。

下面的表5是根据封装选择，在正常模式和测试模式下的操作带宽的操作表(在使用enX8的情形下)。

                        [表5]

  封装选择    X4    X8    X4    X8    正常模式    测试模式(enX8“H”)    PAD X4    VDD    VSS    VDD    VSS    PAD X8    VSS    VDD    VSS    VDD    sX4    H    L          L    sX8    L    H          H    操作带宽    X4    X8    X8    X8

参考表5，在X4产品的情形中，因为通过执行1024次测试，可以筛选鉴别连接到某一字元线的所有存储单元，所以测试时间可以减少至现有技术的1/2。另一方面，在上述使用在X16产品中的缓冲器控制信号enX8的情形下，没利可图，所以表5并没有考虑X16产品。

图10为根据本发明第一实施例的缓冲器单元62的第四电路图范例。

图10和图9间的差异处为第一和第二缓冲器单元630和640的结构。第一缓冲器单元630包括：一反相器INV11，用于接收施加到封装选择垫片PAD X4的信号；一或非门NOR3，用于接收输出自MRS控制电路650的缓冲器控制信号enX8和反相器INV11的输出，以输出封装选择信号sX4。第二缓冲器单元640包括：一或非门NOR4，用于接收施加到封装选择垫片PADX8的信号，和输出自MRS控制电路650的缓冲器控制信号enX8；以及一反相器INV12，用于接收或非门NOR4的输出，以输出封装选择信号sX8。

虽然第一和第二缓冲器单元630和640是使用或非门来实现的，但是缓冲器单元的操作方式和图9相同，所以操作表也和表5相同。换言之，因为在正常模式下，缓冲器控制信号enX8为逻辑低电位，使得或非门NOR3和NOR4的操作类似反相器，所以封装选择信号sX4和sX8是根据封装选择垫片PAD X4和PAD X8的连接状态决定的。另一方面，在测试模式下，因为缓冲器控制信号enX8选通为逻辑高(H)电位，所以或非门NOR3和NOR4可以阻挡施加到封装选择垫片PAD X4和PAD X8的信号。因此，封装选择信号sX4和sX8分别为逻辑低(L)电位和逻辑高(H)电位，所以对应芯片当作X8操作。

图11为根据本发明第一实施例，使用第一和第二MRS控制电路750和760的缓冲器单元62的第五电路图范例，其中使用二个缓冲器控制信号enX16和enX8。

参考图11，第一缓冲器单元730包括：一或非门NOR5，用于接收第一和第二缓冲器控制信号enX16和enX8；一与非门NAND5，用于接收NOR5的输出和施加到封装选择垫片PAD X4的信号；以及一反相器INV13，用于接收与非门NAND5的输出，以输出封装选择信号sX4。第二缓冲器单元740包括：一接收第一缓冲器控制信号enX16的反相器INV14；一接收第二缓冲器控制信号enX8的反相器INV15；一接收反相器INV14的输出和施加到封装选择垫片PAD X8的信号的与非门NAND6；以及一与非门NAND7，用于接收与非门NAND6和反相器INV15的输出，以输出封装选择信号sX8。

下面，将参考图11的电路，详细说明半导体存储装置的操作。

在正常模式下，因为所有的第一和第二缓冲器控制信号enX16和enX8都为逻辑低(L)电位，使得所有与非门NAND5，NAND6和NAND7的操作类似反相器，所以封装选择信号sX4和sX8是根据封装选择垫片PAD X4和PAD X8的连接状态，表示对应缺省带宽的信号电位。结果，对应芯片当作缺省带宽来操作。

在测试模式下，选择性地选通第一和第二缓冲器控制信号enX16和enX8。

首先，在第一缓冲器控制信号enX16选通的情形下，因为第一缓冲器控制信号enX16为逻辑高(H)电位，而第二缓冲器控制信号enX8为逻辑低(L)电位，所以第一缓冲器单元730的或非门NOR5输出逻辑低电位。与非门NAND5阻挡施加到封装选择垫片PAD X4的信号，并且输出逻辑高电位。此信号通过反相器INV13反相，然后输出当作逻辑低电位的封装选择信号sX4。另一方面，第二缓冲器单元740的与非门NAND6阻挡施加到封装选择垫片PAD X8的信号，并且输出逻辑高电位。此信号通过与非门NAND7反相，然后输出当作逻辑低电位的封装选择信号sX8。因此，在测试模式下，对应芯片当作X16操作。

其次，在第二缓冲器控制信号enX8选通的情形下，因为第一缓冲器控制信号enX16为逻辑低(L)电位，而第二缓冲器控制信号enX8为逻辑高(H)电位，所以第一缓冲器单元730的或非门NOR5输出逻辑低电位。与非门NAND5阻挡施加到封装选择垫片PAD X4的信号，并且输出逻辑高电位。此信号通过反相器INV13反相，然后输出当作逻辑低电位的封装选择信号sX4。另一方面，第二缓冲器单元740的与非门NAND7经由反相器INV15接收逻辑低电位，所以不管其他的输入如何，封装选择信号sX8都为逻辑高(H)电位。因此，在测试模式下，对应芯片当作X8操作。

下面的表6是根据封装选择，在正常模式和测试模式下的操作带宽的操作表(在使用enX16和enX8的情形下)。

                                    [表6]

封装选  择  X4  X8  X16    X4    X8  X4  X8  X16    正常模式    enX8”L”，    enX16”L”    测试模式    enX8”L”，    enX16”L”    测试模式    enX8”L”，    enX16”L”PAD X4  VDD  VSS  VSS  VDD  VSS  VDD  VSS  VSSPAD X8  VSS  VDD  VSS  VSS  VDD  VSS  VDD  VSS  sX4  H  L  L         L            L  sX8  L  H  L         H            L操作带  宽  X4  X8  X16  X8  X8  X16  X16  X16

参考表6，在以缺省X4封装的产品的情形中，若封装选择信号enX8选通，则测试时间可以减少至现有技术的1/2。若封装选择信号enX16选通，测试时间可以减少至现有技术的1/4。

图12为根据本发明第一实施例，使用第一和第二MRS控制电路850和860的缓冲器单元62的第六电路图范例，其中使用两个缓冲器控制信号enX16和enX8。

参考图12，第一缓冲器单元830包括：一接收施加到封装选择垫片PADX4的信号的反相器INV16；以及一接收反相器INV16的输出及第一和第二缓冲器控制信号enX16和enX8的3-输入或非门NOR6。第二缓冲器单元840包括：一接收施加到封装选择垫片PAD X8的信号的反相器INV17；一接收反相器INV17的输出和第一缓冲器控制信号enX16的或非门NOR7；一接收或非门NOR7的输出和第二缓冲器控制信号enX8的或非门NOR8；以及接收或非门NOR8的输出，而输出封装选择信号sX8的反相器INV18。

因为上述电路的操作方式类似图11的电路，所以省略相关部分的详细说明。其操作表也和表6相同。根据本发明的第一实施例，可以用除了缺省带宽以外的带宽执行封装测试，而不用修正关于封装选择垫片的接线。因此，可以节省修正接线所花的时间。另一方面，根据本发明的第一实施例，有可能可以减少测试时间，使得测试可以用高于缺省封装的带宽执行，所以测试时间可以显著减少。在此情形下，有可能使用某一种测试程序(对于最大带宽)执行失效检测，而不管封装选择如何。

[第二实施例]

在本发明的第二实施例中，提出一种使用两个封装选择垫片PAD X4和PAD X8的缓冲器单元62。具有切换结构的缓冲器单元是由缓冲器控制信号测试_模式_X8z和测试_模式_X4z缓冲器控制，而且输出施加到两个封装选择垫片PAD X4和PAD X8的信号(正常模式)，或提供对应期望带宽的封装选择信号sX4和sX8(测试模式)。

图13为根据本发明第二实施例的封装选择信号生成电路的电路图，其图示了与缺省X16产品接线的情形。

参考图13，封装选择信号生成电路包括：一用导线连接VSS管脚的封装选择垫片PAD X4；一用导线连接VSS管脚的封装选择垫片PAD X8；一测试模式生成单元310，用于在测试模式下，产生选择X8和X4封装选择的两个缓冲器控制信号测试_模式_X8z和测试_模式_X4z；以及一缓冲器单元300，用于对为响应两个缓冲器控制信号测试_模式_X8z和测试_模式_X4z而施加到封装选择垫片PAD X4和PAD X8的信号进行缓冲，以输出当作封装选择信号sX4和sX8(正常模式)的缓冲信号，或用于提供对应于所期望带宽的封装选择信号sX4和sX8(测试模式)。

该缓冲器单元300包括：一第一缓冲器302，用于缓冲施加到封装选择垫片PAD X4的外部信号，以产生封装选择信号sX4；一第二缓冲器304，用于缓冲施加到封装选择垫片PAD X8的外部信号，以产生封装选择信号sX8。这里，第一和第二缓冲器302和304分别提供两个彼此相互串接的反相器。

此外，缓冲器300还包括：执行选择切换操作的第一到第三开关单元SW1，SW2和SW3；一逻辑门电路，用于逻辑组合两个缓冲器控制信号测试_模式_X8z和测试_模式_X4z，及控制第一到第三开关单元SW1，SW2和SW3。若有两个封装选择，则只需要一个封装选择垫片和一个缓冲器控制信号。在此情形下，就不需要用于组合缓冲器控制信号的逻辑门电路。因此，在缓冲器单元300中，可以考虑使用除了第一和第二缓冲器302和304以外的其他单元当作开关结构。

第一开关单元SW1包括：用于响应接收缓冲器控制信号测试_模式_X8z和测试_模式_X4z的与非门NAND1的输出，将第一和第二缓冲器单元302和304的输出传输到输出级的传输门电路TG1和TG2。传输门电路TG1和TG2接收与非门NAND1的输出，和从反相器INV1输出的相同极性的反相信号，因此可以同时开关。第二开关单元SW2包括：用于响应缓冲器控制信号测试_模式_X8z，将VSS和VDD传输到输出级的传输门电路TG3和TG4。传输门电路TG3和TG4接收缓冲器控制信号测试_模式_X8z，和自反相器INV2输出的相同极性的反相信号，因此可以同时开关。第三开关单元SW3包括：用于响应缓冲器控制信号测试_模式_X4z，将VSS和VDD传输到输出级的传输门电路TG5和TG6。传输门电路TG5和TG6接收缓冲器控制信号测试_模式_X4z，和自反相器INV3输出的相同极性的反相信号，因此可以同时开关。

这里，与非门NAND1可以用与门和反相器来实现，而且可以用其他的逻辑门电路(例如，或非门)取代。此外，传输门电路TG1到TG6可以用其他的开关单元(例如，MOS管)取代。

下面，将说明具有封装选择信号生成电路的半导体存储装置的操作。

首先，在正常模式的情形下，所有的缓冲器控制信号测试_模式_X8z和测试_模式_X4z都为逻辑高电位。因此，因为与非门NAND1的输出和反相器INV1的输出分别为逻辑低电位和逻辑高电位，所以两个传输门电路TG1和TG2打开，使得缓冲器单元302和304产生其当作封装选择信号sX4和sX8的输出。在图7中，因为封装选择垫片PAD X4和PAD X8是导线连接VSS管脚，使得封装选择信号sX4和sX8都为逻辑低电位，所以芯片当作X16操作。

在测试模式下，通过将缓冲器控制信号测试_模式_X8z和测试_模式_X4z的其中之一选通为逻辑低电位，再通过将与非门NAND1和反相器INV1的输出分别设为逻辑低电位和逻辑高电位，打开传输门电路TG1和TG2。

在缓冲器控制信号测试_模式_X8z输出为逻辑高电位，和缓冲器控制信号测试_模式_X4z输出为逻辑低电位的情形下，第一开关单元的传输门电路TG1和TG2全都关闭，所以可以阻挡第一和第二缓冲器单元302和304的路径。另一方面，第二开关单元SW2的传输门电路TG3和TG4为打开，所以可以分别输出VSS和VDD。此时，封装选择信号sX4和sX8分别为逻辑低电位和逻辑高电位，所以芯片当作X8操作。

在缓冲器控制信号测试_模式_X8z输出为逻辑低电位，和缓冲器控制信号测试_模式_X4z输出为逻辑高电位的情形下，第一开关单元的传输门电路TG1和TG2全都关闭，所以可以阻挡第一和第二缓冲器单元302和304的路径。另一方面，第三开关单元SW3的传输门电路TG5和TG6为打开，所以可以分别输出VDD和VSS。此时，封装选择信号sX4和sX8分别为逻辑高电位和逻辑低电位，所以芯片当作X4操作。

下面的表7是根据本发明第二实施例，在具有封装选择信号生成电路的半导体存储装置的X16封装中，在测试模式下的操作带宽的操作表。

                     [表7]

    X4    X8    X16  测试_模式_X4    L    H    H  测试_模式_X8    H    L    H  sX4    H    L    L  sX8    L    H    L

参考表7，在缺省封装是X16的情形下，若缓冲器控制信号测试_模式_X4z和测试_模式_X8z分别为逻辑低电位和逻辑高电位，则对应封装当作X4操作，所以可以测试X4封装的特性。若缓冲器控制信号测试_模式_X4z和测试_模式_X8z分别为逻辑高电位和逻辑低电位，则对应封装当作X8操作，所以可以测试X8封装的特性。在本发明中，测试模式表示用于改变封装选择的测试模式。X16封装的特性是在正常模式状态下测试的。因此，关于已完成缺省封装的单一芯片，可以简化测试其他带宽和缺省带宽的特性，而不用修正接线。

另一方面，虽然表7说明在X16封装中的测试模式操作，但是也可以应用到X8封装和X4封装。例如，在X8封装中，VSS管脚和VDD管脚分别导线连接封装选择垫片PAD X4和PAD X8。为了控制测试模式带宽，使用缓冲器控制信号测试_模式_X4z和测试_模式_X16z。

下面的表8和表9分别为在X8封装和X4封装中的测试模式下，操作带宽的操作表。注意，在本发明应用于X8封装和X4封装的情形下，如图5所示，对于所有的DQ管脚执行导线连接。

                [表8]

    X4    X8    X16测试_模式_X4    L    H    H测试_模式_X16    H    H    H    sX4    H    L    L    sX8    L    H    L

                   [表9]

    X4    X8    X16测试_模式_X8    H    L    H测试_模式_X16    H    H    L    sX4    H    L    L    sX8    L    H    L

在本发明的第一和第二实施例中，因为可以用除了缺省带宽以外的带宽执行封装测试，而不用修正关于封装选择垫片的接线，所以可以节省修正接线所需的时间。

虽然上述的实施例说明了使用X4 PAD和X8 PAD当作封装选择垫片，决定X4/X8/X16封装选择的情形，但是本发明也可以应用于使用X4 PAD和X16 PAD当作封装选择垫片或使用X8 PAD和X16 PAD当作封装选择垫片的情形中。在此情形下，可以改变构成缓冲器单元的逻辑门电路的组合。

另一方面，在上述实施例中所使用的与非门可以用与门加上反相器来实现，而或非门可以用或门以及反相器来实现。

此外，本发明也可应用到根据操作带宽的数量，使得封装选择垫片的数量增加或减少的情形中。

根据本发明，可以减少测试成本，所以可以减少制造成本。此外，还可以减少测试时间，所以生产效率可以显著增加。

本发明只详细说明了相关的某些优选实施例，但是其修正例和变化例并不会脱离后面权利要求所述的本发明的实质和范围。