将次信息信号加入到RLL编码序列或从RLL编码序列中提取的方法和设备

摘要

本发明涉及将次信息信号加入到有限运行长度编码序列或从有限运行长度编码序列中提取的方法和设备。检测位于有限运行长度编码序列的第一预定位置的运行长度的极性(S102),并根据检测到的极性设置反映在有限运行长度通道编码中出现自由度如CD标准中合并比特结构的选择的参数,以便获得位于有限运行长度编码序列的随后的第二预定位置的运行长度的预定极性(S103)。该预定极性于是对应于次信息信号的一个二进制值。于是,就提供了一种非常靠近物理通道的小容量侧通道,使得次信息很难从EFM比特流中检测到。因此,该侧通道可以用作拷贝保护目的的隐藏通道。本发明还涉及一种记录载体和包含次信息的二进制信号。

说明书

本发明涉及一种将次信息信号(secondary information)如用于拷贝保护目的的隐藏通道的信息加入到可以记录在记录载体上的RLL(runlength-limited，有限运行长度)编码序列中或者从RLL编码序列中提取出来的方法和设备。而且，本发明还涉及用来存储RLL编码序列的记录载体和一种二进制信号。

本发明可用于带普通RLL编码的记录载体。RLL编码的特征在于两个参数(d+1)和(k+1)，这两个参数分别规定在编码序列(位于通道比特流中)中可能出现的最大和最小运行长度。例如，DVD格式采用(d＝2，k＝10)的RLL编码，称作EFMP1us。

此外，为了使RLL编码序列的低频内容最小化，合并比特可以用来插入一个转换。从而可以获得DC控制的功能。在CD技术中采用8-14调制(EFM)编码得到满足(2，10)限制的有限运行长度波形。这些波形可以被分解为多个短语(phrase)，其中，每个短语对应CD表面上一个平地(land)或凹坑(pit)。每个含8个数据比特的符号被映射到14个通道比特。对每14个通道比特的块(block)加上3个额外的比特，以便合并EFM通道字和进行低频抑制。上述信息包含在上述转换的位置中。由于(2，10)限制，EFM编码以这样一种方式产生，即最小运行长度为3个通道比特，最大运行长度是11个通道比特。因为3个额外的合并比特不含任何信息，所以，可以(或可以不)插入额外的转换，以防止任何违背最小或最大运行长度。

申请号为99200873.0(PHN017369)的欧洲专利申请(标题为“解码限制多级通道”)中描述的一种限制多级调制(LML调制)被建议用来将次通道合并到主CD通道中。LML调制编码的大致观点是应用RLL编码序列的较长运行长度的等级的细分。比如，5-11个通道比特的运行长度在运行长度的中部可能会有小缺刻(indention)。这样的缺刻的出现或不出现与存储在这些较长运行长度中的一个额外比特的值对应。出现这样的缺刻不会干扰EFM调制编码的传统检测。

LML的缺陷是使用可用于盘检查的适当的分析手段(如.扫描电子显微术(SEM)，原子力显微术(AFM))，对凹坑(也可能对平地)的缺刻是物理可见的。这就意味着通过适当的检查，可以直接观察到次信息信号被写入的区域。

因此，本发明的一个目的就是要提供一种简单的次通道，以这样一种方式将次信息信号加入到主RLL通道中，即：预定的信息量被容纳在RLL通道比特流的给定的物理长度内，从而避免实际将次信息信号加入到RLL通道比特流的事实不能被物理检查所观察到，并且避免在基于以(dk)标记的通道比特流的RLL编码的标准解调步骤中，该信息也检测不到。上述第一方面意味着，该信息是物理不可识别的或隐藏的，即不能在盘上定位；第二方面意味着在用于解码RLL通道比特流的标准解码设备中，该信息对于标准的解调步骤是隐藏的。

该目的通过提供如权利要求1所要求的将次信息信号加入到有限运行长度编码序列的方法和提供如权利要求2所要求的从有限运行长度编码序列中提取次信息信号的方法而得以实现。此外，上述目的还通过如权利要求11所要求的将次信息信号加入到有限运行长度编码序列的设备、如权利要求12所要求的从有限运行长度编码序列中提取次信息信号的设备、如权利要求13所要求的记录载体、如权利要求15所要求的二进制信号而得以实现。

因此，用于次通道或隐藏通道的物理载体是RLL通道比特流之内一个给定运行长度的极性。运行长度的极性是二进制参数，比如“1”表示痕迹(或凹坑)，“0”表示无痕迹(或平地)。这样，极性信息只有在检测过程开始且一直到采样的RLL比特流的阶段才可得到。在该阶段之后，一个用于解调预处理的反向1T预编码器(inverse 1Tprecoder)消除该极性信息。该反向1T预编码器在从凹坑到平地或从平地到凹坑的转换处产生1-比特，而在其间产生0-比特，这样，任何关于给定的运行长度的类型(凹坑或平地)的信息都被去除。这就意味着在EFM解调级的输入端所要求的所谓(dk)通道比特流阶段，次通道或隐藏通道被擦除。这样，就产生一个小容量的侧通道，其位置比EFM或(dk)比特流更靠近物理通道。如果把该侧通道用作拷贝保护的隐藏通道，则黑客要想从EFM比特流之外得到信息将更加困难。这样，次通道或隐藏通道深深地隐藏在盘信号的不使用的特征中，因而，为了从CD播放器中提取隐藏信息或以非授权方式将其插入CD记录器中，就需要一种信号处理的专门技术。

优选地，用来提取次信息的提取步骤通过使用检测到的所述有限运行长度编码序列的比特流来执行。考虑到检测到的有限运行长度编码序列的比特流是在反向1T预编码器之前提供的事实，只有可得到RLL序列时，才可能读取次通道或隐藏通道。然而，由于该RLL比特流并不出现在常规解码器IC的输出，所以必须开发一套完整的解码装置，这需要在相关领域具有高度的专业知识。此外，还必须具备制造这样的解码器的工具。

关键的发现是，次信息信号的一个通道比特可以通过在每个块中RLL比特流的单个给定的运行长度的极性(凹坑或平地)被分配在基础RLL通道比特流的某一块结构之内，同时，就RLL通道比特而论，优选地所有的块都具有相同的长度。这样的块可以是例如象CD标准中所定义的子码块(subcode-block)。把次信息信号的比特写入极性通道的操作是通过在RLL编码器中应用某一自由度，例如通过应用合并比特或替代表或类似的而实现的，应用该自由度与前面的RLL通道比特流的极性相结合，将把给定运行长度的极性设为所需的值。注意，RLL编码中的自由度(如合并比特的应用)对写入要求的极性比特是基本的，但是信息只是由给定运行长度的极性来承载。

根据一项有利的发展，我们可以辨别用来确定位于第二预定运行长度之前的RLL比特流极性的第一预定运行长度，第二预定运行长度的极性根据次信息信号的信息比特来设置。前面的RLL比特流的极性由RLL编码的历史确定，并取决于RLL编码后的数据的实际内容以及RLL编码中自由度的实际应用，其在其它情况下取决于DC控制的策略(如通过合并比特或替代表)。

根据另一项有利的发展，第一预定位置可以对应于一个帧同步字(如EFM-SYNC字)的预定运行长度，而第二预定位置可以对应于用在CD标准的每个子码块的最前的第一帧中的S0同步结构(Sync-Pattern)的预定运行长度，S0的(dk)结构由0²10¹⁰1给定。S0的第二预定运行长度可以是11T运行长度10¹⁰，或者是以位于其末端的单个“1”开始的随后的运行长度。

这样，对于CD格式中的应用的实例，预定运行长度的极性由帧同步字(EFM-SYNC)的预定运行长度的极性和合并比特结构的结合来确定。

优选地，设置的合并比特结构的DC控制功能被关闭，从而可以防止发生由DC控制功能引起的错误设置。

作为另一个(或单独的)有益的变型，可以设置帧同步字(如EFM-SYNC的第一运行长度)的预定运行长度的极性。但是，这样的话，将无法防止违背运行长度。

下面将参照附图对本发明进行更详细的描述，附图中：

图1示出根据本发明将次信息加入到有限运行长度编码序列的基本步骤的流程图，

图2示出根据本发明一个优选实施例的EFM调制器的基本方块图，

图3A、3B表示指示如在本发明的优选实施例中所执行的通过应用前面的合并比特进行极性控制的图示，而

图4示出根据本发明的优选实施例的EFM解调器。

下面将根据如CD标准中所应用的EFM调制编码，描述本发明的优选实施例。

图1示出指示用于提供隐藏通道的一种编码方案的基本步骤的流程图。在步骤S100，待编码的隐藏通道比特被输入或提供到编码运算。然后，从已编码的一个编码序列中提取或反馈一个前面的RLL比特流(步骤S101)。然后，在步骤S102检测RLL比特流中提供的SYNC结构的预定运行长度的RLL极性。在步骤S103，检测到的RLL极性和输入的隐藏通道比特被综合考虑，以设置预定的合并比特结构。事实上，预定的合并比特结构是根据检测到的RLL极性来设置的，以便在随后的S0同步结构的预定运行长度获得一个预定极性。之后，应用已设置的合并比特结构和带有预定运行长度的S0同步结构产生一个其中用“1”指示RLL比特流转换的(dk)比特流(S104)。最后，该(dk)比特流被提供到1T预编码器，该预编码器根据输入的隐藏通道比特值产生并输出经编码的，包括带极性比特的S0同步结构的RLL比特流(S105)。

这样，选择位于与S0同步结构相关的EFM字之前的合并比特结构就取决于两个因素：(i)隐藏通道比特的值，和(ii)前面的EFM-SYNC字的预定运行长度的极性。注意到，在用于CD的常规RLL编码器中，前面的通道比特流的极性信息(取决于隐藏通道的字节值、随后的合并比特策略，以及隐藏通道的前面的比特)是不要求的。

图2示出用于提供上述隐藏通道，如将次信息或隐藏信息加入到EFM编码的输出信号的EFM调制器的基本方块图。根据图2，提供一个SYNC结构发生器16，以产生24通道比特的同步结构，其加入到一个EFM编码的符号序列。特别地，该SYNC结构或帧同步字包括两个11通道比特的运行长度和位于最后的一个2通道比特的附加运行长度。这样，同步结构在NRZ-I标记法中可以表示为比特序列10¹⁰10¹⁰10(其中0¹⁰表示逻辑值为“0”的10个比特的序列)。而且，还提供一个控制-且-显示(C&D)SYNC结构发生器15，产生两个位于C&D字节的每个子码块的开始的14通道比特的块同步结构S0和S1。C&D字节位于EFM编码序列的每帧中SYNC结构的后面。此外，还从错误校正编码器12提供各自包含8个数据比特的数据符号和奇偶符号，该错误校正编码器用于通过引入8比特奇偶符号和将主通道的16比特输入数据字拆分为8比特数据符号来提供错误校正。时间多路复用器11根据要求的EFM帧结构，从数据符号、奇偶符号和C&D符号中产生正确的符号序列。然后，该符号序列被提供给EFM调制器10，其将该符号序列转换为通道比特序列，分别把SYNC结构和位于每一个符号或结构之间的要求的合并比特相加，从而产生串行的EFM输出信号或数据流。

根据优选实施例，提供一个编码器17，可以把隐藏信号提供给该编码器，以便应用次通道或隐藏通道将该隐藏信号加入到串行的EFM输出数据流。编码器17用于根据隐藏通道帧结构对输入的二进制隐藏信息进行编码，以便提供预定的串行数据流。编码的隐藏信息数据流的每一比特被顺序提供给一个S0合并比特结构设置单元18，设置单元18用于根据从极性检测单元19接收到的检测到的极性设置从SYNC结构单元16提供的SYNC结构和对应于S0同步结构的EFM字之间提供的合并比特结构的三个通道比特。极性检测单元19用于在串行EFM输出数据流中提取每个SYNC结构的预定运行长度(例如第一运行长度)，并检测其极性。S0合并比特结构设置单元18用于设置合并比特结构，以便根据编码的隐藏信息的数据流的比特值实现对应于S0同步结构的EFM字的第一(或第二，但总是相同的)内部运行长度的极性。

这样，隐藏信息数据流的编码的的比特值就被存储在对应于在串行的EFM输出信号的每一帧中提供的S0同步结构的EFM字的第一(或第二)运行长度的极性中，其然后可以被写在一个记录载体如光盘上。从而，次信息或隐藏信息就被存储在该存储载体上。

极性检测单元19中的极性检测可以根据采样、存储和逻辑比特比较运算而进行。S0合并比特结构设置单元18中的比特结构设置可以由一个相关的真值表所决定的简单逻辑单元来执行。

如前所述，隐藏通道是通过应用子码块的S0同步结构而产生的，其是子码块中C&D通道的第一位置。与S0同步结构相关的EFM字的第一(或第二)内部运行(internal run)的极性被根据隐藏信息的比特值控制。该第一(或第二)内部运行定义为与对应于S0同步结构的14比特EFM字的第一个“1”比特相关的运行长度。这样，S0 EFM字的第一(或第二)内部运行的极性根据例如EFM SYNC结构的第一个11T运行(11通道比特的运行长度)的极性和合并比特结构的结合来控制。EFM SYNC结构的第一个11T运行的极性由位于所关心的帧之前的EFM帧的RLL编码历史确定；并且因此也取决于给定的CD驱动器的DC控制算法的执行。

图3A示出在调制器10的输出端的EFM信号的时序图。如图3A所示，合并比特结构根据24比特SYNC结构的第一运行长度(10¹⁰)的极性设置，以便在所选择的第一内部运行中实现极性比特值为“1”。

图3B示出为了实现极性比特值为“0”所要求的合并比特结构设置的对应的信号图形。

这样，根据EFM SYNC结构的第一个11T运行长度的极性，为获得要求的极性比特，需要应用不同的合并比特结构。该合并比特结构由S0合并比特设置单元18设置。

根据本发明的极性控制具有以下优点，即可以保证预定的次信息的数量，而不会引起任何运行长度违背，并且在DC控制性能上不会产生任何明显的损失。作为一种替代方案，极性控制可以被用于EFM SYNC结构的第一个11T运行长度。但是，这只有当前面的EFM字包含至少两个结尾的0时才有可能。在只有一个或没有结尾0的情况下，有两种可能性。一种是允许运行长度违背。另一种是在前面的通道比特流中改变合并比特结构，修正回最大一个EFM帧。然而，在不允许运行长度违背的情况下，第二种解决方案也会影响DC控制性能，并且不允许对每个EFM帧同步的比特的有保证的容纳。

图4示出根据本优选实施例的EFM解调器的基本方块图。根据图4，从例如光读取单元获得的HF信号由锁相环(PLL)20来同步，以获得同步的HF采样。这些同步的采样被提供给比特检测电路21，产生包括隐藏通道的极性信息的二进制RLL比特流。然后，该RLL比特流被提供给反向1T预编码器22，预编码器22消除极性信息，并产生(dk)比特流，在(dk)比特流中，值为“1”的比特指示RLL编码序列的转换(即NRZ-I标记法)。(dk)比特流存储在移位寄存器23中，以便为EFM帧的通道比特提供并行输出。最先24个通道比特被提供给SYNC检测单元25，SYNC检测单元25比较并行输入比特与已知的SYNC结构并且当检测到SYNC结构时产生一个输出信号。此外，移位寄存器结尾的14个通道比特被提供给EFM解调单元26，EFM解调单元26将该14个通道比特转换为8数据比特的符号。这可以通过一个ROM(只读存储器)或逻辑阵列电路来实现。转换后的数据比特符号被提供给锁存电路29，存储在那里直到输出。此外，还提供一个定时电路28，根据(dk)比特流从时钟再生电路24获得的块信号被提供给该定时电路28。该定时单元28根据SYNC检测单元25的输出和再生的时钟信号产生包含几个定时信号的定时输出，以便为锁存电路29提供时钟信号。

对隐藏通道信息的解调是通过把比特检测单元21的输出的RLL比特流应用于极性检测单元27来完成的，极性检测单元27从该比特流中提取对应于每一个子码块的S0同步结构的EFM字，并检测第一内部运行长度的极性。该检测可以通过存储对应于比如一个EFM帧的RLL比特流的预定部分来完成。然后，与S0同步结构相关的EFM结构的第一(或第二)内部运行的极性可以由一个适当的逻辑功能来检测。在SYNC结构的第一个11T运行长度被用于极性控制(如对替代的执行所描述的)的情形下，极性检测单元27的适配是必要的。

这样，极性检测是根据检测到的RLL比特流，而不是根据用来解调主通道数据序列的(dk)比特流。

本发明也可以用于DVD(数字录像盘)应用。在此情况下，DVD SYNC结构的14T运行长度可以被用作极性控制的专门运行长度。然而，在DVD标准中提供的任何其它帧同步结构都可以采用。

总之，本发明的实现要求对现有的CD-RW驱动器例如专用的RLL调制器或编码器作大的改动，并且因此也要求一种新的集成电路。只有当可以获得RLL序列时，才有可能读取记录载体的隐藏通道，而在普通CD播放器中不是这样。

虽然在此参照一个优选实施例对本发明进行了描述，但是应当理解，这些不是限制实例。所以，不偏离如权利要求中所定义的本发明的范围的种种改动，对本领域内的技术人员来说是显而易见的。特别地，本发明不局限于CD标准的情况，对后者而言，本发明不局限于所描述的帧同步结构的S0的运行长度。数据、同步或控制字的任何可识别的运行长度均可用于极性检测和/或极性设置。此外，本发明还可以通过多种方式运用，以提供用来存储任意种类的控制信息的侧通道(side-channel)，也可以用于任何RLL编码和任何记录介质或载体的任何记录或编码设备和任何播放或解码设备。