用于低功耗集成电路可测性扫描设计的二维扫描树结构

摘要

本发明属于数字电子系统可测性设计技术领域。包括对N个寄存器进行扫描,其特征在于,采用由H组扫描链电路和L组串行扫描链电路二部分构成的L×H的二维矩阵构造扫描树,其中L×H=N。本发明可减少寄存器间的互联复杂度;可根据布局规划的需要来构造局部扫描链;且降低了对时钟树优化的要求。

说明书

本发明属于数字电子系统可测性设计技术领域。特别涉及用于集成电路和数字电子系统的可测性扫描设计。

它的主要特点是：将原来用于扫描的可测性设计的一维结构改造为二维的可测性扫描电路结构。这样做的目的是，设计者只要合理地选择二维结构每维的元件数目，就可较大幅度的降低由使用扫描设计方法带来的功耗代价。这是因为采用二维扫描结构，可极大地降低扫描链的总的位通过率(Rate of Bit Propagation-RBP)，从而使它能实现降低整体电路的功耗。

所谓基于扫描的可测性设计技术，其核心是在电路中使用扫描寄存器(SR)来提高电路的可观测性和可控制性。扫描寄存器是由一组串行的移位寄存器组成。它是一种同时具有移位和并行载入功能的寄存器。寄存器的存储单元可用作观测点或是控制点。在控制信号和时钟信号的作用下，可以实行扫入(Scan-in)和扫出(Scan-out)操作。测试过程包括了测试矢量的串行扫入、计算、采样和测试结果的串行扫出。而在一般工作模式下，扫描寄存器的移位功能将被禁止，系统恢复正常的工作方式。

一般而言，扫描设计也必然会带来一些负面的影响。包括5％～10％的额外硬件代价；时序路径上的延时代价；测试时间代价以及测试功耗代价；从多年的业界应用结果来看，随着工艺技术、电子设计自动化(EDA)软件技术和测试仪技术的提高，前三个方面的代价已经可以控制在能够接受的范围之内了。而同时由于系统测试频率和集成度提高，测试功耗却越来越成为突出的问题。通常设计的扫描结构的电路都有两种模式：工作模式和测试模式。根据测试方法的要求，在测试模式下，整个系统内部的节点应尽可能多的翻转，因此测试功耗将会大大高于一般工作模式下的功耗，即测试功耗＞＞工作功耗。

当扫描寄存器在测试模式时，其构成移位寄存器就要进行移位操作。当它进行移位模时，移位形成的功耗P_SR，由组合模块电路形成的功耗P_c、时钟树形成的功耗P_clk和测试周期P_m组成，： $>>>P>d>>=>>P>m>>+>>P>clk>>+>>P>SR>>+>>P>c>>>s>$ >>=>>P>m>>+>>P>clk>>+>\{>>\Sigma >>j>=>1>>N>>>(>>\Sigma >>i>=>1>>N>>>(>>a>ij>>>P>SRi>>)>>)>>+>>\Sigma >>j>=>N>+>1>>>2>N>+>1>>>>(>>\Sigma >>j>=>1>>N>>>(>>a>ij>>>P>SRi>>)>>)>\}>+>\{>>\Sigma >>j>=>1>>N>>>P>Cj>>+>>\Sigma >>j>=>N>+>1>>>2>N>+>1>>>>P>Cf>>\}>>>s>$$

在测试模式下，由扫描寄存器组成的移位寄存器链需要进行串行的扫入和扫出操作。移位所采用的测试矢量可以看作是一组接近随机数的二进制序列。对于一个存在N个寄存器的系统，组合电路的输入即为这些寄存器的输出。

位通过率(RBP)定义为：在测试功耗分析中，移位寄存器在时钟控制下位传播的速率。假定C_in和C_out分别为位输入和位输出，SR_I的转换次数是： $>>>\Sigma >>j>=>1>>N>>>a>ij>>=>RB>>P>i>>\times >>C>in>>;>>\Sigma >>j>=>N>+>1>>>2>n>+>1>>>>a>ij>>=>RB>>P>i>>\times >>C>out>>(>l>¡>i>¡>>:>Number\; of\; SRs>)>>s>因此，通常芯片的功耗为：$ >>>P>d>>=>>P>m>>+>>P>clk>>+>\{>>P>SR>>>C>in>>>(>>\Sigma >>i>=>1>>N>>RB>>P>i>>)>>+>>P>SR>>>C>out>>>(>>\Sigma >>i>=>N>+>1>>>2>N>+>1>>>RB>>P>i>>)>\}>+>\{>>\Sigma >>j>=>1>>N>>>P>Cj>>+>>\Sigma >>j>=>N>+>1>>>2>N>+>1>>>>P>Cj>>>\}>>s>$$

对于目前通用的串行扫描结构，扫入一条测试矢量时，测试矢量的每一位都会通过扫描链的链头(扫描链的第一个扫描寄存器)，即链头的位通过率为N，其后寄存器的位通过率依次递减。经典的扫描设计总的位通过率RBP₁为： $>>RB>>P>1>>=>>\Sigma >>i>=>1>>N>>RB>>P>i>>=>>>N>>(>N>+>1>)>>>2>>>s>$

对于测试矢量这样的类随机数序列，其中的平均跳变概率接近常数，因此位通过率将直接反映系统的测试功耗，包括寄存器的功耗和组合电路的功耗。

考虑最坏情况，当测试矢量和计算结果的二进制序列都以‘0’、‘1’间隔的方式出现时，几乎所有寄存器的翻转概率都为1，此时测试功耗达到相对最大值。 $>>>P>max>>=>N>>(>N>+>1>)>>>P>SR>>+>2>>\Sigma >>j>=>1>>N>>>P>>Cj>\_>max>>>+>>P>m>>>s>$

从上面的分析可以看到，之所以会出现测试功耗远大于工作功耗，主要原因有两方面：

其一、串行的矢量传输方式使所有的寄存器会出现一般工作状态下多得多的冗余翻转；

其二、测试矢量的产生原理决定了测试过程中节点翻转频率高，密集在一个短时间内造成高功耗密度。

其结果是寄存器多了很多冗余翻转，导致测试功耗的成倍增加。通常的解决方法是降低测试频率来保证芯片不被烧毁。而降低测试频率就意味着测试时间成倍的增加，这在成本上是无法承受的，因此需要从设计上来解决。

本发明人曾提出了一种基于二叉树的扫描结构，大大改善了扇出和控制的问题。其缺点是扫入和扫出需构建两组二叉树，对称性不高导致结构比较复杂。

本发明的目的是为克服上述诸多方案的不足，提出一种新型的二维扫描结构，通过建立适当的扇出限制等条件来取得测试功耗和实现复杂度之间的折中优化，并使其极大地降低扫描链的总的位通过率(Rate of Bit Propagation-RBP)，从而能实现降低整体电路的功耗。

本发明提出的一种用于低功耗集成电路可测性扫描设计的二维扫描树结构，包括对N个寄存器进行扫描，其特征在于，采用由H组扫描链电路和L组串行扫描链电路二部分构成的L×H的二维矩阵构造扫描树，其中L×H=N。

本发明的工作原理说明如下：

图1给出了一种改进的扫描结构-二维扫描树。其结构是：将传统的串行扫描电路分解成为二维结构，即电路分为H组扫描链电路和L组串行扫描链电路二部分构成。扫描数据从扫描输入Scan in进入H组扫描寄存器，在时钟clk控制下，先通过串行扫描寄存器H₁,H₂...H_M进行串行扫描形成H组链数据信号，再在CLKH的信号作用下，送入串行扫描寄存器-L组串行扫描寄存器L₁,L₂,...L_N，扫描后并行输出Scan_Out_1,N,Scan_Out_2,N,...,Scan_Out_M,N。它摈除了传统的仅为串行扫描寄存器的结构而带来功耗大的缺点。

在原始电路中，共需要对N个寄存器进行扫描设计，采用一维扫描链需要组成长度为N的扫描链。而在二维扫描树结构中，采用L×H的二维矩阵构造扫描树的H个分支扫描链，其中L×H=N。虚线框内的结构实际上与H条并行扫描链完全相同。虚线框之外引入一条长度为M的串行扫描链构成了扫描树的主干扫描链。主干扫描链直接采用系统时钟工作，分支在扫描链测试模式下采用CLKH作为测试时钟，而在一般工作模式下仍然采用CLK作为工作时钟。CLK与CLKH的时序关系如图2所示。主干扫描链与分支扫描链之间的锁存器隔离层由系统时钟的低电平控制写入，用以解决两类扫描链时钟间的时钟偏移问题(Clock Skew)。

二维扫描树执行扫入操作时，首先在CLK控制下将H位测试矢量串行扫入主干扫描链。完成后，在CLKH控制下将此H为测试矢量并行进入分支扫描链，同时主干扫描链开始扫入接下来的H位测试矢量，直至完成所有N位测试矢量的扫入。采用这种扫入方式，测试矢量必须实现形成特定的排列次序，而测试生成完全可以实现这样的要求。

二维扫描树在外观指标上与一维扫描链完全相同，不需要额外的数据或控制端口。扫入时间也基本一致，为N+1个系统时钟周期。其所需的硬件资源包括一个分频电路，一个多路选择器以及M组扫描寄存器+锁存器对(SRL)。前两者的硬件代价都不高，易于实现。而SRL本身并不是二位扫描树功能实现所必需的。但考虑到对于基于扫描的可测性设计，很重要的一点就是要尽可能保持电路原有各类结构参数。而SRL的加入可以使内部所有N个扫描寄存器采用一致的设计，时钟树的设计优化以及整体布局布线特性也都不会受到影响。合适地选择H，可以使额外的硬件资源控制在1％～2％。

本发明的二维扫描树相对一维扫描链增加的代价是有限的，而其优势则是多方面的。其中最重要的是很好地解决了测试功耗问题。仍然采用位通过率来研究功耗的平均效应，本发明中所有扫描寄存器的总位通过率为： $>>RB>>P>2>>=>>\Sigma >>i>=>1>>>N>+>M>>>RB>>P>i>>=>>>L>\times >H>>(>H>+>1>)>>>2>>+>>>L>>(>L>+>1>)>>>2>>>s>$

当采用完全相同的测试矢量时，总位通过率将最终决定测试功耗。当H＜＜L时，RBP₂仅相当于RBP₁H²分子一的量级。下表通过比较不同规模电路系统采用两种扫描结构的位通过率比较，可以得到系统功耗的基本对比关系。

位通过率对比表明，当选择H＜1％L以满足硬件代价要求时，位通过率及相应的测试功耗即可获得成倍的优化。尤其在超大规模的系统中，可优化空间更大。

除了在测试功耗方面获得的显著优化效果，二维扫描树还成功地将单扫描链长度大大缩短(1/H)。因此二维扫描树在系统优化中也具有相当的优势：

1、短扫描链可减少寄存器间的互联复杂度；

2、扫描分支可根据布局规划的需要来构造局部扫描链；

3、分支结构降低了对时钟树优化的要求。

附图简要说明：

图1为本发明的二维L×H扫描树结构示意图。

图2为本发明的CLK与CLKH的时序关系示意图。

图3为本发明的实施例的SSF扫描单元示意图。

本发明的用于低功耗集成电路可测性扫描设计的二维扫描树结构实施例结合附图

详细说明如下：

本发明的一种二维扫描树结构实施例一总体结构如图1所示，由500个扫描寄存器单元构成二维L×H扫描树结构，其中，L=100,H=5。每个扫描寄存器单元SSF使用的二维扫描树电路如图3所示。即图1中的扫描寄存器Hi和扫描寄存器L_i,j均是由一组门电路构成。图1中的Scan in对应于图3的Sin，图1中的Scan Out_i,j对应于L₂=S_o，而Scan enable对应于A和B等等，图3中的D是正常工作状态的数据输入端口，即C=1并且A=0,B=0时，维持正常工作状态，数据可以从D输入，从L1输出，否则为扫描寄存器测试方式，也就是在C=0，的情况下，扫描数据从S_in输入，在A,B控制下完成数据工作而从L₂=S_o输出。

实施例二，由1000个扫描寄存器单元构成二维L×H扫描树结构，其中，L=200,H=5，每个扫描寄存器单元SSF使用的二维扫描树电路同实施例一，如图3所示。

实施例三，由5000个扫描寄存器单元构成二维L×H扫描树结构，其中，L=1000H=5。每个扫描寄存器单元SSF使用的二维扫描树电路同实施例一，如图3所示。

上述三个实施例与传统的一维扫描寄存器结构的位通过率对比如附表1所示。

实施例一：扫描寄存器单元数为N=500，如果采用一维扫描链，其位通过率(RBP1)=125250，当H=5，也就是说H/N=1％，位通过率(RBP2)=6550,RBP1/RBP2=19.12，也就是说采用二维扫描结构的电路功耗约为一维扫描电路的1/19。

实施二：扫描寄存器单元数为N=1000，如果采用一维扫描链，其位通过率(RBP1)=500500，当H=5，也就是说H/N=0.5％，位通过率(RBP2)=23100,RBP1/RBP2=21.67，也就是说采用二维扫描结构的电路功耗约为一维扫描电路的1/21。

实施三：扫描寄存器单元数为N=5000，如果采用一维扫描链，其位通过率(RBP1)=12502500，当H=10，也就是说H/N=0.2％，位通过率(RBP2)=152750,RBP1/RBP2=81.85，也就是说采用二维扫描结构的电路功耗约为一维扫描电路的1/85。

表1

寄存器数N一维扫描链二维扫描树RBP₁RBP₂H(％/N)RBP₁/RBP₂500 125250 6550 5(1)19.121000 500500 23100 5(0.5)21.675000 12502500 152750 10(0.2)81.85