减少显示驱动电路中峰值电流和带宽需求的系统和方法

摘要

为减少系统接口带宽需求和峰值电流需求的一种显示驱动电路,其包含有一个在地址端上施加选行地址序列的选行序列发生器,和一个连接到地址端上用于解码每一选行地址并且在多个输出端中相应的一个端上输出更新信号的选行译码器。选行序列发生器可选择地产生选子行地址序列,而选行译码器是一个选子行译码器。一个可选的选择地址寄存器接收来自系统的各个初始选行地址并施加各初始选行地址到选行序列发生器。

说明书

本发明一般涉及用于驱动电子显示器的电路，更具体地，涉及到使用内部序列发生器以顺序驱动显示装置的选行引线的系统和方法。

图1表示的是采用现有技术的驱动显示装置102的显示驱动电路100。其中，显示装置102包含有以768行和1024列排列的像元矩阵。显示驱动电路100包含有选择译码器104，行译码器106，写保持寄存器108，指针110，指令译码器112，反转逻辑114，定时发生器116及输入缓存器118，120和122。驱动电路100接收经SCLK端124传送的时钟信号，经反转端(INV)126传送的反转信号，经32位系统数据总线128传送的数据和地址信息，以及经3位操作码总线130传送的操作指令。所有这些信号都由一个未在图中显示的系统(如计算)产生。定时发生器116通过采用本技术领域中很常见的方法产生定时信号，并且它将定时信号经时钟信号线(未表示出)施加到驱动电路100的各个部件上，以协调各个不同部件的工作。

反转逻辑114经INV端126和缓冲区118接收来自系统的反转信号，并且接收经系统数据总线128和缓冲区120接收来自系统的数据和地址信息。响应于第一反转信号(INV)，反转逻辑114在32位内部数据总线132上输出所接收的数据和地址信息。响应于第二反转信号(INV)，反转逻辑在内部数据总线132上输出所接收的数据信息的辅助部分。内部数据总线132将输出的数据施加到写保持寄存器108上，并且经32条线中的5条线将输出的地址信息施加到选择译码器104上，并且经32条线中的10条线将输出的地址信息施加到行译码器上。

指令译码器112经操作码总线130和缓冲区122接收来自系统的操作码，且响应于接收到的指令，经内部控制总线134施加控制信号到选择译码器104，行译码器106，写保持寄存器108及指针110上。响应于系统在系统数据总线128上输出的数据和在操作码总线130上输出的第一条指令(如写数据指令)，指令译码器112在控制总线134上输出控制信号，以导致写保持寄存器108经内部数据总线132装载输出的数据到写保持寄存器108的第一部分。由于内部数据总线仅有32位宽度，因此必须有32位的数据写命令以将整个数据行(1024字节)装载到写保持寄存器108中。指针110经一组地址线135将地址信息提供到写保持寄存器108，以识别将写入到写保持寄存器108中的将被写入的数据部分。当每一个“数据写命令”顺序被执行时，指针110增加在地址线135上输出的地址以识别写保持寄存器108的下一个32比特数据部分。

响应于系统在系统数据总线128上输出的一条行地址信息及在操作码总线130上输出的第二指令(即，装载行地址)，指令译码器112在控制总线134上输出控制信号，使得行译码器106保存所输出的行地址信息。然后，响应于系统在操作码总线130上输出的第三指令(即，矩阵写信号)，指令译码器112在控制总线134上输出控制信号，使得写保持寄存器108在一组1024位数据输出端上输出1024比特已保存的数据，且导致行译码器106解码已保存的行地址并在相应于已解码的行地址的768条字线上输出写信号。在相应的字线上的写信号导致在数据输出端136上输出的数据被锁存到显示器102中的像元中相应的行中。

响应于系统在系统数据总线128上输出的一个块地址信息及在操作码总线130上输出的第四条指令(即，装载块地址)，指令译码器112在控制总线134上输出控制信号，使得选择译码器104保存被输出的块地址。然后，响应于系统在操作码总线130上输出的第五指令(即，象素更新)，指令译码器112在控制总线134上输出控制信号，使得选择译码器104解码在相应于已解码的块地址的24条块选行引线140之一上输出的数据和输出的块更新信号。在相应的块选行引线上的块更新信号导致相关区域的块的所有像素输出预先锁存的数据到与它们相关的像素电极(未在图1中表示)之上。

图2显示了显示装置102的一个示例性双锁存像元200(r,c,b)，其中r,c,b各自代表像元的行，列和块。像元200包含有主锁存器202，从锁存器204，像素电极206，和开关晶体管208，210和212。主锁存器是一种静态随机存储(SRAM)锁存器。主锁存器202的一个输入端，经晶体管208连接到Bit+数据线214(c)上，且主锁存器202的另一个输入端，经晶体管210连接到Bit-数据线216(c)上。晶体管208和210的栅极端连接到字线138(r)上。主锁存器202的输出端经晶体管212连接到从锁存器204的输入端。晶体管212的栅极连接到块选行引线140(b)上。从锁存器204的输出端连接到像素电极206上。

在字线138(r)上的写信号把晶体管208和210置成导通状态，使得在数据线214(c)和216(c)上输出的辅助数据被锁存，以便主锁存器202的输出端与数据线214(c)具有相同的逻辑电平。在块选行引线140(b)上的块选择信号把晶体管212置成导通状态，以导致在主锁存器202输出端上输出的数据被锁存到从锁存器204的输出端之上，且因此连接到像素电极206上。

图3表示为为更新各个像元，如何把显示装置102分成24块(0到23)，其中每一块包含32行。每一个包含32行像元的块都连接到一个块选行引线140(b)上。因此，对某一选定的块所有像元可同时被更新。为更新各个像元而把显示装置划分成多个块的方法还描述在美国专利5，278，652号中，它是于1994年1月11日授予给Urbanus等的，在这里被引用作为参考。

图4表示了各个像素瞬时的时间关系。在第一个SCK周期中，装载地址信号(LA)命令装载要更新的第一块(Block O)的地址。然后，在下一个时钟周期中，更新块指令(UB)导致在第0块(Block 0)中的所有的像元被更新。这种装载地址和更新块的两步序列将被重复，直至显示装置中的每一块都被更新。

图5表示了在一块中各行瞬时的时间关系。具体地，注意，在一个块中的所有行同时被更新。例如，第0块的0-31行都被相应于第一更新指令而更新。相似地，第1块的0-31行都被相应于第二更新指令而更新。这是因为在同一块的所有像素共享一个选行引线的缘故。

以上描述的现有技术存在有一个缺点，即在同时更新同一块中的所有像素将产生相对较大的峰值电流。例如，对于使具有1024个像素形成的32行的块结构，32，768个像素必须同时被充电(或放电)。而且，在现有技术中每一块中的行数基本上不能减少，这是因为减少后将导致块数必然增加，且要求有令人无法接受的系统接口带宽以完成所增加数量的块的更新。

因此，所需的是具有满足减少了峰值电流的和减少了系统接口带宽需求的显示驱动电路。

描述了一种新颖的显示驱动电路。该显示驱动电路包含有选行序列发生器，以在输出端提供一个选行地址信号序列，且选行译码器连接到选行序列发生器的输出端，以便解码每一选行地址并在相应的多个输出端之一上输出更新信号。可选择地，选行序列发生器产生一个选子行地址信号序列，且选行译码器是一种选子行译码器。

可选择地，该显示驱动电路包含有连接到选行序列发生器上的选行地址寄存器，以施加初始的选行地址到选行序列发生器上，以及用于接收另一个初始选行地址的输入端。需要明白的是接收初始选行地址被认为是包含块地址接收和反转块地址到初始选行地址上。选行序列发生器进而包含有用于接收控制信号的控制输入端。响应于第一控制信号，选行序列发生器输出选行地址序列中的下一地址。响应于第二条控制信号，选行序列发生器输出新的选行地址序列，其起始于由选择地址寄存器提供的其它初始选行地址。

在一个具体实施例中，该显示驱动电路进而包含有一个选子行序列发生器，用于在地址终端装置上提供一个选子行地址序列，且一个选子行译码器连接到本地址终端装置上，以解码每一选子行地址并在相应的多个输出端之一上输出更新信号。

还公开了一种用于更新显示装置的新方法。该方法包含下列步骤：接收来自系统的第一初始选行地址；基于第一初始选行地址，产生一个选行地址序列；解码选行地址中的每一个选行地址序列；以及，在第一组输出端上输出更新信号的序列，其中第一组中的每一个端对应于一个相关的选行地址。可选择地，该方法包含有以下步骤：接收另一初始选行地址；以及基于另一初始选行地址，产生另一个选行地址序列。可选择地，该方法还包含有以下各个步骤：产生一个选子行地址序列，解码这一个选子行地址中每一选子行地址序列，并且在第二组输出端上输出更新信号序列，其中第二组中的每一端相应于一个相关的选子行地址。

一种可选方式包含有以下各个步骤：接收来自第一初始选子行地址信号，基于第一初始选子行地址，产生选子行地址信号序列，解码这个序列中每一选子行地址信号，以及在多个输出端上的一个上输出更新信号的序列，多个输出端的每一个对应于一个相关的选子行地址信号。

应当理解的是接收一个初始选行地址被认为是包含接收一个块地址和反转该块地址到初始选行地址。相似地，应当理解的是接收初始选子行地址被认为是包含接收一个块地址和反转该块地址到初始选子行地址。

下面将参考附图来描述本发明，其中同样标号基本上指相似的部件：

图1是现有技术的显示驱动电路的框图；

图2是采用现有技术的双锁存像元的框图；

图3表示显示被划分各个行组成的块的情况；

图4是表示更新像元块的定时图；

图5是显示更新在一个块中的各个像元行的定时图；

图6是根据本发明的显示装置驱动电路的一个实施例的框图；

图7是使用图6的显示装置驱动电路的操作码表；

图8是表示同时进行像素更新和数据装载的定时图；

图9是表示根据本发明更新像元块的定时图；

图10是表示根据本发明更新在一个块中的像元行的定时图；

图11是根据本发明的显示装置驱动电路的一个实施例的框图；

图12是表示图11的显示装置中的一行像元的框图；

图13是根据本发明的显示装置驱动电路的一个实施例的框图；和

图14是表示图13中显示装置中的一行像元的框图。

本专利申请涉及到以下未审美国专利申请，它们与本发明同期提出申请且转让给共同的授让人，这些专利申请在这里都被用作参考：

“应用于离轴投影器的离心透镜组”，美国专利申请序列号08/970，887，发明人为Matthew F.Bone和Donald Griffin.Koch；

“用强制状态改进显示器灰度阶梯性能的系统和方法”，美国专利申请序列号08/970，878，发明人为W.Spencer WorleyⅢ和Raymad Pinkham；

“数据平面化的系统和方法”，美国专利申请序列号08/970，307，发明人为William Weatherford,W.Spencer WorleyⅢ和Wing Chow；以及

“用于减少显示驱动电路中带宽和峰值电流需求的内部行序列发生器”，美国专利申请序列号08/970，443，发明人为RaymondPinkham,W.Spencer WorlayⅢ,Edwin Lyler Ludson和John Gray Campbell。

本专利申请也涉及到未审的美国专利申请序列号08/901，059，它是由Raymond Pinkham，发明的，1997年7月25日提出申请的，名称为“在平面显示器中用行列移位替代无效电路单元”，在此整个被作为参考。

通过使用一种内部选行序列发生器来减少显示驱动电路中的峰值电流和系统接口带宽，本发明克服了现有技术中存在的各个问题。在以下的描述中给出了许多具体的细节(如，操作码指令，数据和地址总线位宽和显示器像素的数量及组织形式)，以便提供本发明的完整的理解。然而，那些专业技术人员可认识到本发明可以脱离这些具体描述而加以实践。换一角度说，常见的显示驱动技术(如脉冲宽度调制)和电路的细节被省略，以免导致对本发明不必要的错误理解。

图6表示了驱动显示器602的显示驱动电路600，其中显示装置602包含有以768行和1024列排列的像元矩阵。显示驱动电路600包含有选择译码器604,行译码器606，选行序列发生器608，选址寄存器610，写保持寄存器612，指针614，指令译码器616，反转逻辑618，定时发生器620以及输入缓冲622，624和626。驱动电路600经过SCLK端628接收时钟信号；经过反向(INV)端630接收反转信号；经32位系统数据总线632接收数据和地址信号；并且经过3比特操作码总线634接收的操作指令信号，所有这些信号都来自未在图中表示的一个系统(如计算机，视频信号源等)。定时发生器620使用在本技术中常用的各种方式产生定时信号，且把这些定时信号经时钟信号线(图中未作显示)施加到驱动电路600的不同的部件，以协调每一部件的工作。

反转逻辑618接收经INV端630和缓冲区622传送的系统反转信号，并且接收经系统数据总线632和缓冲区624传送的来自系统的数据和地址信号。响应于第一反转信号INV，反转逻辑618在32位内部数据总线636上输出所接收的数据和地址信号。响应于第二反转信号(INV)，反转逻辑618在内部数据总线636上输出所接收的数据的互补部分。内部数据总线636把输出的数据施加到写保持寄存器612上，把输出的地址经内部数据总线的5条或24条线施加到选址寄存器610上，且经内部数据总线636的10条线施加到行译码器606上。

指令译码器616，接收来自系统的经操作码总线634和缓冲如626传送的操作码指令，且响应于已接收到的指令，经内部控制总线638，行译码器606，选行序列发生器608，选址寄存器610，写保持寄存器612和指针614，而提供控制信号。

图7表示了一个表700，它给出了用于显示驱动电路600的操作码指令。每一工作过程可参照图6阐述如下。操作码(000)相应于“无操作”指令，对于该指令，指令译码器616不作任何反应。响应于在系统数据总线632上的系统输出数据和在操作码总线634上的数据写命令(001)，指令译码器616在控制总线638上输出控制信号，以导致写保持寄存器612将输出的数据经内部数据总线636装载到写保持寄存器612的第一部分。由于内部数据总线636仅有32位宽，必须有32条数据写命令来装载整个数据线(1024位)到写保持寄存器612。指针614经地址线639施加一条地址信号到写保持寄存器612，该地址指示了写保持寄存器612被写入数据的部分。当每一数据写命令顺序完成后，指针614自动增加地址，以指示写保持寄存器612的下一个32位部分。

响应于系统在系统数据总线632上输出的一条行地址信号及在操作码总线634上输出的一条装载行地址命令(011)，指令译码器616在控制总线638上输出控制信号，以使行译码器606保存所输出的行地址。然后，响应于系统在操作码总线634上输出的矩阵写命令(010)，指令译码器616在控制总线618上输出控制信号，以使写保持寄存器612在数据输出端640上输出1024位的所保存的数据，且使得行译码器606解码所保存的行地址并在相应于已解码的行地址的一组768条字线的642之一上输出写信号。在相应的字线上输出的写信号使得在数据输出端640上输出的数据被锁存到显示装置602的各个像元的相应行中。

响应于系统在系统数据总线632上输出的块地址和在操作码总线634上输出的一条装载选址寄存器(101)的指令，指令译码器616在控制总线618上输出控制信号，以导致选址寄存器610保存所输出的块地址，并且经地址线644施加该地址到选行序列发生器608上。然后，相应于系统在操作码总线634上输出的改变像素状态命令(100)的指令，指令译码器616在控制总线638上输出控制信号，使得选行序列发生器608接收所保存的来自选址寄存器610的块地址，并反转所接收的块地址到一初始选行地址(如，在块地址中第一行的地址)，以及在地址线646(SLA[9∶0])上输出初始选行地址。可选择地，选址寄存器610包含有用于反转行地址到初始选行地址的反转电路，并施加选行地址到选行序列发生器608上。在地址线646上的初始选行地址的输出导致选择译码器604解码初始选行地址并且在相应于初始选行地址的768条选行引线648之一上输出像素更新信号。在相应的选行引线上的像素更新信号，导致预先将相关行的所有像元输出数据锁存到与其相关的各个像素电极上(未在图6中显示)。本领域的专业人员将认识到，如果系统能够直接施加选行地址，把块地址反转到初始选行地址是不必要的。

响应于随后的SCLK周期，基于初始选行地址，选行序列发生器608产生一个选行地址序列，并且在地址线646上输出选行地址序列。响应于在地址线646上输出的选行地址序列，选行译码器604解码每一选行地址并且在相应的各条选行引线648之一上输出像素更新信号。

本领域的专业人员将认识到：可以产生任一所需的选行地址序列。例如，该序列可持续地自身重复，或仅可以预定的地址数量重复，然后停止。另外，本序列可采用某种设定值(如1、2或3)来增加或减少，或跟随某些别的预定序列。在另一替换实施例中，系统施加24位块地址到选址寄存器610上，其每一位相应于显示装置602中各个像素行的一个块，该位的值指明是否相应的块将被更新。选行序列发生器608然后产生包括将被更新的块中的选行地址序列，并且省略将不被更新的块中的选行地址。

在一个简单的例子中，由选行序列发生器608产生的选行地址是一单调增长的序列(如，加1)，其中起始于初始选行地址，绕地址线的一个块(32)循环，然后停止。在该简单例子中，出现在系统中的是：响应于单个改变像素状态命令，在该块中的所有的像素同时瞬间被更新。为更新各个像元的下一块，系统在操作码总线634上提供另一块地址，以及在系统数据总线632上提供装载选行寄存器命令，以装载新的块地址到选址寄存器610中。选行序列发生器608，然后反转该新的块地址到另一初始选行地址上，且基于新的初始选行地址，产生另一个选行地址序列。选行译码器解码该新选行地址序列，且更新相应的各个像元行。

图8表示的是当数据被装载时，一个像素块被更新的定时图。在第一个SCLK周期中，系统输出一条装载选址寄存器命令(101)的指令，以导致选址寄存器610装载在系统数据总线632上被输出的块地址(BA)。在下一个SCLK周期中，系统输出一条改变像素状态命令(100)的指令，以导致选行地址序列发生器608在2地址线(SLA[9∶0])上输出初始选行地址，这样经译码器604更新该块的第一行。在第三个时钟周期期间，系统输出一条数据写命令的指令，以导致32位的数据被装载到写保持寄存器612的第一(0号)部分。在第三个SCLK周期的同时，选行序列发生器608在各地址线646上输出下一个选行地址(ISA+1)，以导致在该块中各个像元的下一行被更新。这种序列一直持续到在该块中所有行被更新。需要明白的是：对于影响该块各行的顺序更新，在改变像素状态命令(100)随后发布的指令不是必须的。显示各条并发的命令仅是为了指出别的命令能与一个块的顺序更新同时完成。

从显示驱动电路600外部看，呈现的是整个块同时被更新，这是因为仅需要有一条改变像素状态命令(100)就可更新整个块。然而，在实际中由于各个选行的内部序列，正在更新的各个像素的每一行暂时从先前的行偏移，这样极大的减少了峰值电流的需求。而且，由于仅要求有一条改变像素状态命令(100)就可更新各个像素的多个不连续的组(如，多行或行群)，系统的接口带宽需求也被减少。

图9表示了在块更新上内部序列的效果。具体地，每一块的更新需跨越一个长时间间隔(对比于图4)。例如，如果一个块包含有32行且每行各自独立地被更新，则块的更新至少需跨越32个时钟周期。

图10表示了在各个块中各行间各个更新的时间偏移。第0块的第0行在第一个时钟周期的下降沿更新，第0块的第1行在第二个时钟周期的下降沿更新等等。当每行的更新如图所示在时间上与先前的行更新分隔一个时钟周期时，但本领域的专业人员将明白：行的更行可用大量的时钟周期进行偏移，而不会减弱本发明的效果。

图11表示了一种驱动显示装置1102的可选的显示驱动电路1100，显示装置1102其包含有以768行和1024列排列的像元矩阵。显示装置1102与显示装置602相似，不同的是：其768行的每一行被划分为3个子行外，以便每一行更新在时间上跨越至少3个时钟周期(每一子行占用一个时钟周期)，同显示驱动电路装置600(其中显示驱动电路600一次更新整个行)相比，进一步减少了峰值电流要求。

除了选行译码器604由选子行译码器1104代替，驱动电路1100与驱动电路600相似，其连接到2304条选子行引线1106上，其中每一子行相对应于每一显示装置1102的2304(768×3)条子行。而且，选行序列发生器608被选子行序列发生器1108代替，其转换一个已接收的块地址成12位初始选子行地址，以基于初始选子行地址而产生一个12位选子行地址序列，且在地址线1110上输出产生的地址。选子行译码器1104解码所产生序列中的每个选子行地址，且在选子行引线1106上的对应一个上输出更新信号。

本领域的专业人员将认识到选子行译码器1108能设计成产生任一选子行地址所需的各个序列，以在正更新的显示装置1102中提供极大的灵活性。在一个简单的例子中，选子行译码器接收一个块地址，将该块地址反转成该块中的第一选子行引线中的地址，且随后更新在该块中的每一子行。

图12表示了显示装置1102的像元(数据线未被显示)的一个行1200。行1200被划分成3个子行1202，1204和1206，其由3个相互分离的选子行引线1106(d)，1106(e)和1106(f)提供数据。当选子行译码器1104(图11)在相关的选子行引线1106(d)，1106(e)和1106(f)上分别输出更新信号时，每一子行1202，1204和1206被更新。

图13表示了另一种可选的用于驱动显示装置1302的驱动电路1300。除了每一子行由一条选行和选子行代替外，显示装置1302相似于显示装置1102。当更新信号同时在与特定子行相关的选行引线和选子行引线上被输出时，该特定的子行被更新，正如下面将参照图14阐述的。

除了增加有选子行序列发生器1304和选子行译码器1306，显示驱动电路1300基本上相似于显示驱动电路600。选子行序列发生器1304产生一序列选子行地址，并且经各个地址线1308将这些地址传送到选子行译码器1306，它解码每一地址并在一组选子行引线1310(a-c)中的相应一条上输出更新信号。

选行序列发生器608和选子行序列发生器1304一起工作，以顺序更新显示装置1302的各子行。响应于系统在操作码总线634上输出的改变像素状态命令(100)的指令，指令译码器616在控制总线638上输出控制信号，以导致选行序列发生器608产生一个选行地址序列，正如上面参考图6所描述的。由指令译码器616输出的控制信号也导致选子行序列发生器1304产生一系列选子行地址。

该选行地址序列与选子行地址序列同步，以如下那样更新像元块。选行序列发生器608在地址线646上输出初始选行地址，以导致选择译码器604在相应于要更新的块的初始行的选行引线648的第一条引线上输出更新信号。同时，选子行序列发生器1304在地址线1308上输出一个初始选子行地址，以导致选子行译码器1306在选子行引线1310(a)上输出一个更新信号。这两个同时出现的更新信号导致初始行的第一子行被更新。接下来，当选行序列发生器608仍然输出初始选行地址时，选子行序列发生器1308顺序地在地址线1308上输出下两个选子行地址，就导致选子行译码器1306顺序在选子行引线1310(b)和1310(c)上输出更新信号，以顺序更新初始行的第二和第三子行。由于选行序列发生器608顺序地输出该序列的每一个选行地址，选子行序列发生器重复输出各个选子行地址序列，这样每次一个子行地更新该块中的每一行。

选行地址序列与选子行地址序列在SCLK电平上同步。具体地说，一个共同的控制信号启动由选行序列发生器608和选子行序列发生器1304输出的第一地址。在初始地址的输出之后，选子行序列发生器1304每过一时钟周期输出选子行地址序列中的下一地址，其中选行序列发生器608每过第三个时钟周期输出选行地址系列内的下一个地址。

本领域的专业人员将认识到具有许多别的方式可用于同步选行地址序列和选子行地址序列。例如，在一个可选的实施例中，选子行序列发生器1304和选行序列发生器608被一种产生12位地址的单一序列发生器所替换。该地址中2个最低有效位被施加到选子行译码器1306上，而10个最高有效位被施加到选行译码器604上。然后，当12位地址增加时，每次一个子行地顺序地更新每行。

图14显示了显示装置1302的像元的一行1400(r)的结构。行1400(r)包含有像元1404(a-c)的3个子行，3个“与”门1406和3个本地选行引线1408。每个“与”门1406具有连接到选行引线648(r)上的第一输入端，连接到与选子行引线1310(a-c)中相关一个的第二输入端，以及连接到本地选行引线1408中相关一个的输出端。响应于由选行引线648(r)和选子行引线1310(a-c)中相关一个的选子行引线输出在上述第一个和第二个输入端上输出的更新信号，每个“与”门1406在相关的本地选行引线1408输出更新信号。

本领域的专业人员将明白像元行可划分成更多的或更少的子行。在有限情况是：子行的数目与每一行中像素的数目相等，每一像素构成该子行本身。

本发明的具体实施例的描述现在完成了，许多被描述的特征在不脱离本发明的范围内可以替换，更改或省略。例如，本领域的专业人员将认识到：这里描述的实施例，通过提供能产生合适的地址序列的序列发生器和相应数量的选行引线(或选子行引线)，可被修改以驱动具有更多和更少行数(或子行)的显示装置。对于另一个例子，那些本领域的专业人员能认识到：这里描述的显示驱动电路可被设置成直接从系统接收选行引线地址，相反的情况是：通过接收块地址并且然后从该块地址产生选行引线地址，来从系统接收选行地址，也在此描述了。