通用输入数据采样电路及其方法

摘要

检测定时误差和选择中点数据采样的正确时钟边缘的电路,包括:上升边缘采样装置和下降边缘采样装置,分别在输入时钟的上升和下降边缘采样输入数据信号,并产生第一和第二中间数据信号;误差信号产生装置,设在各采样装置中,在指定的调定时间和保持时间要求未满足时产生误差上升或误差下降信号;指定机构,接收第一、第二中间信号和误差信号,检测到误差下降或上升信号时分别将第一或第二中间数据信号自动输给一逻辑装置。

说明书

一般说，本发明涉及通用输入数据采样电路，更具体说，涉及一种数据采样电路，它可监视数据信号调定和保持时间，并可自动选择中点采样的正确时钟边缘，以保证数据信号的完整性。

在数字电子设备中，在进入逻辑装置之后，用时钟信号对数据信号采样。在时钟过渡边缘前后期间，要求数据信号稳定。这种稳定的期间分别称为调定时间和保持时间。

设计工程师必须保证满足调定和保持时间的要求，以保持数据信号的完整性。然而，该调定/保持时间的要求是根据装置不同而变化的，这种要求还依赖于该装置所在的印刷电路板(PCB)的布局。

目前，由各不同装置的设计工程师以人工方式来检查输入数据采样的定时情况。这种方式不仅浪费时间，而且会发生人为错误。

依上所述，需要有一种用于监视输入数据信号完整性并能自动选择采样最佳时钟边缘的通用电路。

本发明目的在于提供一种通用输入数据采样电路，它基本上克服了由于现有技术的局限和缺点而产生的一个或多个问题。

概括地说，本发明的电路用以监视输入数据信号的完整性，并自动选择对于中点采样的最佳时钟边缘。该电路包括很容易用在可编程逻辑装置(PLD)中的少量触发器、现场可编程门阵到(FPGA)、或其它逻辑装置。

为取得这些和其它优点，并根据具体和广义的本发明目的，本发明提供了一种用于检测定时误差和选择数据输入采样的正确时钟边缘的电路，该电路包括：上升边缘采样装置，在输入时钟的上升边缘采样输入数据信号，并产生第一中间数据信号；下降边缘采样装置，在输入时钟的下降边缘采样输入数据信号，并产生第二中间数据信号；误差信号产生装置，配置在每个上升边缘采样装置和下降边缘采样装置中，用于在指定的调定时间和保持时间要求未满足时产生误差信号，所述误差信号是一个误差上升或误差下降的信号；以及指定机构，用于接收第一、第二中间信号和误差信号，该指定机构具有选择装置，用于在检测到误差下降信号时自动将第一中间数据信号输出给一逻辑装置，而在检测到误差上升信号时将第二中间数据信号输出给所述逻辑装置。

另一方向，本发明提供了一种用于检测定时误差和选择数据输入采样的正确时钟边缘的方法，该方法包括以下步骤：在输入时钟的上升边缘采样输入数据信号，并产生第一中间数据信号；在输入时钟的下降边缘采样输入数据信号，并产生第二中间数据信号；如果指定的调定时间和保持时间要求未得到满足，产生误差信号，该误差信号是一误差上升或误差下降信号；以及接收第一、第二中间信号和误差信号，如果检测到误差下降信号，自动将第一中间数据信号输出给一逻辑装置，而如果检测到误差上升信号，则将第二中间数据信号输出给该逻辑装置。

应当了解，上面的概括描述和下面的详细描述是举例和说明性的，目的在于对权利要求所述的本发明提供进一步的说明。

通过下面结合附图对本发明最佳实施例的详细描述，将会更好地了解本发明的上述和其它目的、方面和优点，其中：

图1是本发明电路的方框图；

图2是本发明的输入数据采样和误差产生电路的方框图；

图3是输入数据和输入时钟之间关系的定时曲线；

图4是本发明信号序列的模拟波形曲线。

本发明提供的紧凑电路可监测数据信号调定和保持时间，并可自动选择中点采样的正确时钟边缘。这个特征使人们可利用任意的时钟-输出特征对数据信号采样，或通过任意长的线来监测信号。

首先参看图1，它是本发明的数据采样电路10的方框图。电路10的主要部件包括：上升边缘采样装置20、下降边缘采样装置30、和时钟边缘选择指定机构40。

在操作中，首先通过输入时钟ClkIn的上升边缘和下降边缘在相应的上升边缘采样装置20和下降边缘采样装置30中对输入数据信号DataIn采样。如果特定的调定和保持要求未满足，则产生误差信号Errint。

如果有从采样装置20和30来的采样数据和误差信号，则将其送给时钟边缘选择指定机构40。在指定机构40中，如果有误差信号，则将其从采样数据中筛选出来。然后，将输出数据信号DataOut送到可编程逻辑装置(PLD)、现场可编程门阵列(FPGA)、或其它逻辑装置内的另一逻辑块(未示出)中。

图2是在每个上升边缘和下降边缘采样装置20和30中的输入数据采样电路和误差产生电路的详细电路图。

如图2所示，通过延迟元件TAUadv21和TAUdly22将输入数据信号DataIn(可为任何频率)延迟两次。应选择每一延迟元件21和22的延迟量，使之大于具体装置所要求的调定和保持时间的总和。也就是说，TAUadv≥所要求的调定时间+保持时间，TAUdly≥所要求的调定时间+保持时间。于是，将输入数据信号延迟了具体装置所要求的调定和保持时间的至少两倍。选择TAUadv21和TAUdly22，以便可靠地检测误差信号。

对通过延迟元件21延迟一次的输入数据，在触发器27中由输入的时钟ClkIn采样，并送给指定机构40作为中间数据输出(DataInt，见图1)。从上升边缘采样装置20产生第一中间数据信号，从下降边缘采样装置30产生第二中间数据信号。

在触发器26和28的D中，通过输入时钟ClkIn对输入数据和经过延迟元件21和22延迟两次的输入数据分别进行采样，然后送到“异”门(XOR)24。众所周知，触发电路能保持一定的二进制状态，直到由时钟信号转换该状态。XOR24的输出是输出误差信号Errint。然后，将其送给时钟边缘选择指定机构40。

图3示出输入数据DataIn和输入时钟ClkIn之间定时关系的定时曲线。尽管可将上升边缘或者下降边缘用于采样，但在下面的描述中采用时钟的上升边缘。以下四种情况表示当DataIn和ClkIn信号具有不同的定时关系时本发明的电路是如何反应的。对于每种情况，T[信号边缘]指示特定信号转变边缘出现的时间。例如，在下面的情况中，T[时钟边缘]指的是特定时钟上升边缘出现的时间。还有，“1dly”表示延迟一次的输入数据，而“2dly”表示延迟两次的输入数据。正如前面所示的，第一延迟元件的延迟量“1dly”是TAUadv，而第二元件的延迟量“2dly”是(TAUadv+TAUdly)。DataIn(1dly)用于数据输出，而将DataIn和DataIn(2dly)用于误差监视。

第一种情况，如果T[DataIn(1dly)边缘]-保持时间＜T[时钟边缘]＜T[DataIn(1dly)边缘]+调定时间，将发生违反定时，于是认定误差信号(逻辑高电平)。

第二种情况，如果T[时钟边缘]＜T[DataIn边缘]-保持时间，将不违反定时，于是不认定误差信号(逻辑低电平)。

第三种情况，如果T[时钟边缘]＞T[DataIn(2dly)边缘]+调定时间，将没有违反定时，于是不认定误差信号(逻辑低电平)。

第四种情况，如果时钟边缘接近DataIn或DataIn(2dly)边缘，则定时是临界的，于是认定误差信号(逻辑高电平)。

当时钟边缘在定时范围(所谓“保护范围”)内从T[DataIn]到T[DataIn(2dly)]触发触发器的D时，则发生违反定时。当出现这种违反定时时(即第一和第四种情况)，则认定误差信号Errint。

现在描述时钟边缘选择指定机构40的工作。通常，在一个时钟边缘从上升边缘或下降边缘采样装置20或30认定误差信号ErrRise或ErrFall时(见图1)，该指定机构就自动将来自采样装置20或30中另一个的采样输入数据送给输出端DataOut。进行这种自动选择过程的该指定机构的代码表示在下面的表1中：

         表1：指定机构的代码

1    --名称：EdgeSel.tdf     --功能：根据误差状态选择数据输入    CONSTANT YES＝B“1”    CONSTANTNO＝B“0”5    CONSTANT USERISEEDGE＝B“1”     CONSTANT USERFALLEDGE＝B“0”     SUBDESIGN EdgeSel    (10    DataRise，ErrRise    ClkIn，/Clr    DataFall，ErrFall，    ForceRise，ForceFall：输入；    DataOut，15    UseRise/Fall：输出；    )    变量    dDataOut，20 dUseRise/Fall，    dErrRise，dErrFall：DFF；    开始    --输入定义25 dErrRise＝ErrRise    dErrFall＝ErrFall    --输出定义    DataOut＝dDataOut 30    UseRise/Fall＝dUseRise/Fall；  --时钟和复位方案    (dDataOut，dUseRise/Fall).CLK＝ClkIn；    (dDataOut，dUseRise/Fall)Clrn＝/Clr；5    (dErrRise，dErrFall).CLK＝ClkIn；    (dErrRise，dErrFall)Clrn＝/Clr；  --为输入数据采样选择时钟边缘，无下降边缘    if(ForceRise＝YES and ForceFall＝NO)then40 dUseRise/Fall＝USERISEEDGE；--Rising Edge selected    elsif(ForceFall＝YES and ForceRise＝NO)then    dUseRise/Fall＝USEFALLEDGE；--Falling Edge selected    else    if(dErrRise＝YES and dErrFall＝NO)then45 dUseRise/Fall＝USEFALLEDGE；    elsif(dErrFall＝YES and dErrRise＝NO)then    dUseRise/Fall＝USERISEDEDGE；    else    dUseRise/Fall＝dUseRise/Fall；--No change50    end if；    end f；    --选择输出的采样数据，无下降边缘    if(dUseRise/Fall＝USERISEEDGE)then55 dDataOut＝DataRise；--Use data sampled by rising edge    else    dData Out＝Data Fall；--Use data sampled by falling edge    end if；    结束

如果设计者对于数据采样想用一特定的时钟边缘，则可由ForceRise和ForceFall信号(见图1)取代这种自动操作。进行强制时钟边缘选择的这种方法是从表1所示的指定机构代码的第39行开始的。

当比如通过主机用户认定了ForceRise而不认定ForceFall时，就将上升的时钟边缘用作数据输入采样。另一方面，当不认定FoceRise而认定ForceFall时，就将下降时钟边缘用于数据输入采样。如果ForceRise和ForceFall两者都被认定，或都不被认定，则由指定机构40根据在采样装置20和30中检测的误差状态或都不被认定，则由指定机构40根据在采样装置20和30中检测的误差状态来选择时钟边缘。这个时钟边缘选择的结果被表示在表1中的输出UseRise/Fall处。

图4是本发明的电路工作的波形曲线。图4中。将ClkIn设定为10MHz，而将DataIn定得稍微快些。因此，如图4所示，时钟的边缘从前面逐渐逼近数据信号边缘。在大约2.5μs时，时钟上升边缘进入保护区。错误标志dErrRise被认定，于是指定机构自动转换到使用时钟下降边缘，通过UseRise/Fall＝低电位来表示。

在大约5.0μs时发生相反的过程，即，时钟下降边缘进入保护区。认定错误标志dErrFall，于是指定机构自动转换到使用时钟上升边缘，通过UseRise/Fall＝高电位来表示。

本发明表示一种能够检测定时误差并能为中点数据采样选择正确时钟边缘的通用方法和电路。此紧凑的电路可以监视数据信号的调定和保持时间，并可自动为中点采样选择正确的时钟边缘。这可使人们能利用任意的时钟-输出特性来采样数据信号，或通过任意长的线来监测信号。这后一特征对于大型设备是很有用的，在这种大型设备中，从一个装置到另一装置的连接线长度可以是变化的。如果需要，设计工程师还可以用想要的时钟边缘来强制电路对输入数据采样。可选任何一个时钟边缘将其用于PLD或FPGA的内部逻辑电路。