存储器存取之接口电路及存储器存取的方法

摘要

本发明提供一种存储器存取之接口电路及存储器存取的方法，本发明的装置及方法同时采用了串行式及并行式的存储器读取之特性，提供一种可有效提高存取速率且降低引脚数目与包装成本的存储器存取接口电路及存储器的存取方法。

说明书

本发明涉及一种接口电路及存取方法，尤其涉及一种存储器存取的接口电路及存储器存取的方法。

传统的用以读取存储器数据的方式有二种，一种是串行式，另一种为并行式。

请参阅图1，其为传统的以串行方式读取存储器数据的电路方块图，包括：移位寄存器2、解码存储器单元3以及输出寄存器4。其中，我们想要读取的数据储存于解码记忆单元3内，而移位寄存器

2、解码存储器单元3以及输出寄存器4位于同一个IC包装1之内，该包装1具有引脚(pin)AIN、DOUT、CLK，以及CS。

图2为图1的时序信号图，以下配合图1、2来说明串行式的读取动作；当CS为低时，位于IC1内的电路被使能，CLK引脚则用以接收时钟脉冲信号，而AIN引脚则用以接收地址信号，假设解码存储器单元3每一地址为14位，则AIN引脚以每次一位的串行方式依次接收14位的地址信号A0-A13，而移位寄存器2亦依序接收A0-A13，待A0-A13已完全接收完毕后，再输出A0-A13至解码存储器单元3，而解码存储器单元3接收地址A0-A13后，便将其解码并同时输出对应位于地址A0-A13的数据D0-D7给输出寄存器4，而输出寄存器4再将D0-D7以一次一位的串行方式由引脚DOUT输出。

串行式读取方式的优点在于，读取解码存储器单元3的接口电路仅需一个地址引脚及一个数据输出引脚，因此，当解码存储器单元3的存储器容量被扩充时，只要增加输入地址的位数即可，不须更动IC包装1的引脚数，因此，不必变更外界与之配合的系统结构。此外，可节省包装成本，并可减少控制此存储器IC所需之信号数。

然而串行式的读取速率极为缓慢，每写入一个地址位或读取一数据位就需耗去一个钟率信号(clock)的时间，极费时间，故通常用于低速的应用。

此外，当前后二个地址信号的位差异不大时，例如前后二个32位的地址信号之间只有8位不同，串行式的读取方法仍需将后一个地址信号的32位全部输入，才可读取到后一个地址信号所指的数据，无法仅输入改变的8位。这是因为，地址信号的输入及数据信号的输出是以单一固定的时钟脉冲信号(图二的CLK)控制，令外部的外围控制电路无法依据地址信号位的变化来调整地址写入及数据读出的时机。

依据存储器数据读取的特性，通常被读取的数据都是属于解码存储器单元内连续地址的数据，即使前后的地址信号非为连续，通常也只有少数个位会有变化，在这种情况下，持续输入连续的地址信号或是地址位差异甚少的地址信号的需求，将更降低串行式读取方式的读取速率。

请参阅图3，图3为传统的以并行式读取存储器数据的电路方块图。  图3表示了解码存储器单元5，与图1不同之处在于，图三将14个位的地址信号同时输入解码存储器单元5的引脚A0-A13，14个位的地址信号由解码存储器单元5解码后再同时输出对应该地址信号的数据，因此，解码存储器单元5必须具备14个地址接收引脚A0-A13，以及8个数据输出引脚D0-D7，另外，解码存储器单元5还包括了晶片选择引脚CS以及输出使能引脚OE。图4则表示了图3电路之各引脚的时序信号。

并行式读取的优点在于：每一个位的地址及数据皆由相对应的引脚接收或输出，因此读取一次即可得一笔完整的数据，读取速率快。

然而其缺点在于，引脚过多，包装成本大；此外，外部用以控制解码存储器单元5的控制器必需提供相等数目的引脚来控制该等地址及数据引脚，占用了过多的控制器的控制引脚；另外，一旦解码存储器单元5被扩充时，整个解码存储器单元5的引脚数增加，其外部外围之控制系统的布局必需重新设计。

本发明的主要目的在于提供一种存储器存取的接口电路及存储器存取的方法，可有效提高存储器数据的存取速率。

本发明的另一目的在于提供一种存储器存取的接口电路及存储器存取的方法，可有效地降低存储器的引脚数目与包装成本。

本发明提供一种存储器读取的接口电路，其用以读取一解码存储器单元的数据，该解码存储器单元具有复数个地址，而每一地址对应一数据；该接口电路包括：一地址储存电路，用以储存外界分次串行输入的该解码存储器单元的一地址信号，并于同一时间输出该地址信号至该解码存储器单元；一数据缓冲电路，用以寄存该一地址信号对应于该解码存储器单元的数据；一位选择电路，电连接于该地址储存电路以及该数据缓冲电路，用以设定该地址储存电路于同一时刻所能接收的位数，以及该数据缓冲电路于同一时刻所能输出的位数；以及一控制电路，电连接于该地址储存电路以及该数据缓冲电路，用以提供该地址储存电路以及该数据缓冲电路所需要的使能信号，以及该解码存储器单元所需的读写信号。其中该解码存储器单元为一只读存储器。

较佳者，该地址储存电路包括：一地址计数寄存器，电连接于该控制电路以及该解码存储器单元，用以储存该地址信号；以及一地址指针器，电连接于该位选择电路、该地址计数寄存器以及该控制电路，依据设定于该位选择电路内的该位数，而产生复数个地址指针信号，并于外界每次输入该解码存储器单元之地址信号时提供一该地址指针信号，作为该地址计数寄存器储存该地址所需的地址指针。

较佳者，该数据缓冲电路包括：一单向数据缓冲器，电连接于该控制电路以及该解码存储器单元，用以寄存由该解码存储器单元所输出对应于该一地址信号的数据，并分次串行输出该解码存储器单元地址所对应的数据；以及一数据指针器，电连接于该位选择电路、该数据缓冲器以及该控制电路，依据设定于该位选择电路内的该位数，产生复数个数据输出指针，该数据缓冲器可依该复数个数据输出指针决定该数据缓冲器每次所应输出的数据位。

该地址储存电路每次所接收之地址的位数小于每一该解码存储器单元之地址的位数。该数据缓冲电路每次所输出数据之位数小于每一该解码存储器单元之地址所对应之数据的位数。

本发明提供一种存储器存取的接口电路，其用以存取一解码存储器单元的数据，该接口电路包括读取及写入二种状态；该接口电路包括：一地址储存电路，用以储存外界分次输入的该解码存储器单元的一地址信号，并于同一时间输出该地址信号至该解码存储器单元；一数据缓冲电路，当该接口电路处于读取状态时，用以寄存该一地址信号对应于该解码存储器单元的数据，而当该接口电路处于写入状态时，用以寄存一外界所输入的数据；一位选择电路，电连接于该地址储存电路以及该数据缓冲电路，以设定该位址储存电路于同一时刻所能接收的位数，以及该数据缓冲电路于同一时刻所能输出的位数；以及一控制电路，电连接于该地址储存电路以及该数据缓冲电路，用以提供该地址储存电路以及该数据缓冲电路所需要的使能信号以及该解码存储器单元所需的读写信号，并产生控制该接口电路状态的信号。其中该解码存储器单元为一随机存取解码存储器单元。

其中该地址储存电路包括：一地址计数寄存器，电连接于该控制电路以及该解码存储器单元，用以储存该地址信号；以及一地址指针器，电连接于该位选择电路、该地址计数寄存器以及该控制电路，依据设定于该位选择电路内的该位数，而产生复数个地址指针信号，并于外界每次输入该解码存储器单元的地址信号时提供一该地址指针信号，作为该地址计数寄存器储存该地址所需的地址指针。

其中该数据缓冲电路包括：一双向数据缓冲器，电连接于该控制电路以及该解码存储器单元，当该接口电路处于被读取状态时，用以寄存该一地址信号对应于该解码存储器单元的数据，并分次串行输出该解码存储器单元地址所对应的数据，而当该接口电路处于写入状态时，用以寄存一由外界分次输入的数据，该数据可被写入该地址信号对应于该解码存储器单元的位置；以及一数据指针器，电连接于该位选择电路、该双向数据缓冲器以及该控制电路，依据设定于该位选择电路内的该位数，而提供一数据输出指针信号至该双向数据缓冲器，以决定该双向数据缓冲器每次所应输出/输入的数据位。

其中该地址储存电路每次所接收之地址的位数小于每一该解码存储器单元之地址的位数。其中该数据缓冲电路每次所输出/输入数据的位数小于每一该解码存储器单元之地址所对应之数据的位数。

当然，本发明提供一种存储器读取的方法，该方法用以读取一解码存储器单元内所储存的数据，包括：依序接收并储存该解码存储器单元之一地址信号的一部分，直至该一地址信号完全被储存；同时输出该一地址信号；同时接收并储存对应该一地址信号的数据；以及，依序输出该一地址信号所对应的该解码存储器单元之数据的一部分，直至该一地址信号所对应的数据完全被输出。

此外，本发明还提供一种解码存储器单元写入的方法，该方法用以写入一数据至一解码存储器单元，包括：依序接收并储存该解码存储器单元之一地址信号的一部分，直至该一地址信号完全被储存；依序接收并储存该一地址信号所对应之该解码存储器单元之数据的一部分，直至该一地址信号所对应之数据完全储存；以及，同时写入该地址信号所对应的该数据至该解码存储器单元。

以下将结合附图和实施例对本发明的存储器存取的接口电路及存储器存取的方法作进一步的详细描述。

图1为传统的以串行方式读取存储器数据的电路方块图；

图2为图1电路之接口引脚的时序图；

图3为传统的以并行方式读取存储器数据的电路方块图；

图4为图3电路之接口引脚的时序图；

图5为本发明存储器读取之接口电路的一较佳实施例的方块示意图；

图6为图5电路之接口引脚的时序图；

图7为图5电路具有8个地址/数据引脚时的各接口引脚的时序信号；

图8为图5电路具有4个地址/数据引脚时的各接口引脚的时序信号；

图9为图5电路具有1个地址/数据引脚时的各接口引脚的时序信号；

图10为本发明存储器存取的接口电路之一较佳实施例示意图；

图11为本发明存储器读取的方法的流程图；

图12为本发明存储器写入的方法的流程图。

请参阅图5，它为本发明存储器读取的接口电路之一较佳实施例的方块示意图，该接口电路6用以读取解码存储器单元11之数据，该接口电路6包括：一控制电路7，一地址储存电路8，一位选择电路9，以及一数据缓冲电路10；其中该地址储存电路8包括：一地址计数寄存器13，电连接于该控制电路7以及该解码存储器单元11，以及一地址指针器12，电连接于该位选择电路9、该地址计数寄存器13以及该控制电路7；而该数据缓冲电路10包括：一单向数据缓冲器14，电连接于该控制电路7以及该解码存储器单元11，以及一数据指针器15，电连接于该位选择电路9、该单向数据缓冲器14以及该控制电路7；在图5的实施例中，解码存储器单元11为一只读存储器(ROM)。

其中，解码存储器单元11、控制电路7，地址储存电路8，位选择电路9，以及数据缓冲电路10位于同一个IC包装61内，该IC61包括引脚WR、RD、CS，以及地址/数据引脚AD0-ADn。

图5电路之动作说明如下：以n＝7，而解码存储器单元11每一地址为32位，且每一地址对应16位的数据而言，假设AD0-ADn完全被使用，则外界一次最多可输入8位的地址信号，必须输入4次8位的信号才能完成32位的地址信号的输入，此时，位选择电路9即依该n值使地址指针器12产生复数个地址指针，当第一组8位的地址被输入AD₀-AD₇时，控制电路7使地址指针器12输送第一个地址指针给地址计数寄存器13，以便地址计数寄存器13能依第一个地址指针所指示之地址将第一组8位的地址存入其中，当第二组8位的地址被输入AD₀-AD₇时，地址指针器12输送第二个地址指针给地址计数寄存器13，以便地址计数寄存器13能依第二个地址指针所指示之地址将第二组8位的地址存入其中，依此类推，当32位的地址信号完全被储存在地址计数寄存器13之内时，控制电路7使地址计数寄存器13将该32位的地址信号传送给解码存储器单元11，并使能解码存储器单元11，使其解码该等地址信号，而解码存储器单元11同时平行输出对应该一地址信号的16位数据给单向数据缓冲器14，而位选择电路9亦依n值使数据指针器15产生复数个数据输出指针，控制电路7使数据指针器15输送第一个数据输出指针给单向数据缓冲器14，以控制该单向数据缓冲器14每次所应输出之数据位，由于n＝7，因此，虽然单向数据缓冲器14内具有16位的数据，但该16位的数据被分为先后2次由AD₀-AD₇输出，如此完成了一个地址的数据的读取。

请再参阅图6，图6为图5之各引脚的时序图，其中，当CS为低时，IC61之电路被使能，WR为低时，表示允许外界输入地址信号，而RD为低时，表示允许数据的输出；A₀-A_2n+1表示地址位，而D₀-D_2n+1表示数据位。

本发明提供了WR及RD二信号，以分别控制地址信号的写入及数据信号的读取时序，这使得外部外围的控制电路能够依据实际的地址变化，而适时地调整地址信号的写入及数据读取的时序，而这将产生下列的优点。

当一个地址信号的数据被读取完后，地址计数寄存器13自动递增，而指向下一个解码存储器单元11的地址；因此，如果外部的外围控制器所要读取的数据是连续地址的数据，则从第一个地址所指的数据被读取后，外部的外围控制器可重复使能RD，直接读取该等连续地址所指的数据，而不必再写入以后的地址信号，如此一来，就可以节省大量的地址写入时间。

每次当一地址信号被完全写入后，WR变为高，此时地址指针器12将被控制电路7清除为0，而当一地址信号所指的数据被读取后，RD变为高，且数据指针器15被控制电路7清除为0；因此，当IC 61外部的控制器所要输入的前后地址信号的位只有低位组的位有差异时，外部的控制器所输入的该不同的低位组地址信号将被写入地址计数寄存器13的低位组的位置(因为地址指针器12已归0)，而此时存在于地址计数寄存器13内的地址就已经是想要的次一个地址信号了，而不必再写入其余不变的高位组位的地址信号，再由外部控制器令RD为低，开始读取动作。

图7表示图5中n＝7时各引脚的时序图，其中A0-A13表示地址位，而D0-D15表示对应A0-A31的第一部分数据与第二部分数据。而图8、9则分别表示了图5中n＝3，0时，各引脚的时序图。

实际上，也可以设置8个地址/数据引脚，但是只将其中的一部分引脚，例如4个或1个，与外部的控制电路连接，如此即可等效于只有4个或1个地址/数据引脚的情况。

请参阅图10，它为本发明存储器存取的接口电路的一较佳实施例示意图，该接口电路25用以存取解码存储器单元20的数据，该接口电路25包括：一控制电路16，一地址储存电路17，一位选择电路18，以及一数据缓冲电路19；其中该地址储存电路17包括：一地址计数寄存器21以及一地址指针器22；而该数据缓冲电路19包括：一双向数据缓冲器23以及一数据指针器24；与图5的实施例不同之处在于，图5之解码存储器单元11为一只读存储器(ROM)，而图10之解码存储器单元20为一随机存取存储器(RAM)，因此，本实施例中的接口电路25将具有读取及写入二种状态。此外，图5之实施例所使用的为一单向数据缓冲器，而图10则需要使用一双向数据缓冲器。

为了符合写入状态的需求，图10之控制电路16比图5之实施例多了一个引脚SAD，当接口电路25为读取状态时，SAD不动作，IC 26内的各个电路的动作同图5的实施例相同。

而当接口电路25处于写入状态时，SAD具有二种状态(高，低)，以便区分写入的信号是地址信号还是数据信号。例如，当SAD为高，外部所输入的信号为地址信号，其地址信号的输入过程同图5之实施例相同，由地址计数寄存器21储存；而当SAD为低，外部输入的信号为数据信号，控制电路16改变双向数据缓冲器23的信号传输方向，使得双向数据缓冲器23能将外界自AD0-ADn所输入而储存于其中的数据传输给解码记忆单元20，并储存于地址寄存计数器所输出的地址信号所指之解码存储器单元20的地址。

当然，本发明实际上也提供了一种存储器读取的方法，其流程请参照图11：它包括以下步骤：

a)依序接收并储存一解码存储器单元的一地址信号的一部分，直至该一地址信号完全被储存；

例如，将一32位的地址信号分为4次串行输送，每次输送8位。

b)同时输出该一地址信号；

C)同时接收并储存对应该一地址信号的数据；

d)依序输出该一地址信号所对应的该解码存储器单元之数据的一部分，直至该一地址信号所对应的数据完全被输出。

例如，将16位的数据分为2次串行输出，每次输出8位。

配合图5，将可更了解图11所表示的流程。

依据图10所示之实施例，本发明实际上也提供了一种存储器写入的方法，它包括以下步骤：

a)依序接收并储存该解码存储器单元之一地址信号的一部分，直至该一地址信号完全被储存；

例如，将一32位的地址信号分为4次串行输送，每次输送8位。

b)依序接收并储存该一地址信号所对应的该解码存储器单元之数据的一部分，直至该一地址信号所对应的数据完全储存；

例如，将16位的数据分为2次串行接收，每次接收8位。

c)同时写入该一地址信号所对应的该数据至该解码存储器单元。

当然，配合图10的实施例，将可对图12的流程有一更深入的了解。

由以上的描述可知，本发明的装置及方法实际上是取串行式及并行式之优点而成，可以依照实际所需之读取速度的要求来调整所要使用的接口电路之引脚数，增加了选择的弹性。

此外，如前所述，在读取连续地址信号所指之数据时，可以省略该等连续地址之写入动作，可有效地提高数据读取速率。

再者，如前所述，如果各个地址信号之间只有较低的位产生变化，则只要写入变化的地址位，就可以读出数据，亦可有效地提高数据读取速率。

根据本发明的构思，本领域的熟练人员还可对此作出种种变换和修改，但它们均属于本发明的范围。