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一种结合CPLD与UART的debug方法、系统及设备

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本发明提出的一种结合CPLD与UART的debug方法、系统及设备，CPLD通过内部逻辑程式设计，得知目前的GPIO输入输出准位是高还是低。再透过UART通讯介面将每个GPIO的准位透过事先定义好的符码传递出去。本发明可将CPLD的多个GPIO的逻辑准位以符码的方式让使用者快速得知，无须开盖即可得知CPLD的多个GPIO的逻辑准位，并可透过BMC纪录下来，以方便事后分析问题。

著录项

公开/公告号CN111367729A

专利类型发明专利
公开/公告日2020-07-03

原文格式PDF
申请/专利权人苏州浪潮智能科技有限公司;
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申请/专利号CN202010094806.7
发明设计人高翊展;
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申请日2020-02-16
分类号
代理机构济南舜源专利事务所有限公司;
代理人李舜江
地址 215100 江苏省苏州市吴中区吴中经济开发区郭巷街道官浦路1号9幢
入库时间 2023-12-17 10:03:51

法律信息

法律状态公告日

法律状态信息

法律状态
2020-07-28

实质审查的生效 IPC(主分类):G06F11/22 申请日:20200216

实质审查的生效
2020-07-03

公开

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