一种用于GPS驯服晶振的数字鉴相器

摘要

本发明公开了一种用于GPS驯服晶振的数字鉴相器，包括：将GPS模块输出的1Hz PPS信号分频得到周期为2N秒的方波脉冲信号的2N分频器；对高低电平脉宽进行计数的高、低电平脉冲宽度计数器；输入连接外部提供的频率锁定使能信号，连接GPS并分频OCXO时钟输出内部秒脉冲信号的秒脉冲时钟；输入内部秒脉冲信号和GPS模块输出的PPS信号，计数两者间上升沿的时间差，输出相位差计数值的相位差计数器时钟；用于实现OCXO晶振跟踪GPS PPS信号的频率，同时输出频率值和相位误差值的频率计数值锁存器和相位误差值锁存器。本发明便于时序设计，避免了初始相位误差超前滞后模糊的问题，频率和相位测量计数器采用了串行计数器方案，使得计数时钟频率不受计数位数的影响。

说明书

技术领域

本发明属于鉴相装置领域，尤其涉及一种用于GPS驯服晶振的数字鉴相器。

背景技术

数字鉴相器是数字锁相环的必备部件，其基本功能是测量输入时钟信号与基准时钟信号边沿的时间差，反应出其相位差，并根据超前和滞后情况分别输出超前相位值与滞后相位值。常用的数字鉴相器为双D触发器鉴相器，输出信号有用脉冲宽度表示相位差的模拟输出方式；也有用定时计数器计时边沿时差，输出数字量的数字输出方式；计时边沿时差，一般采用高速时钟计数来测量时差，也有采用延迟线电路方法获得更高精度的时差测量能力。

鉴相器应用到GPS驯服有源晶振电路中，被用于测量来自GPS的秒脉冲(PPS)信号和晶振分频后自己产生的PPS信号的相位差。但应用到GPS驯服有源晶振电路中的现有鉴相器仍然存在以下问题：

(1)现有的鉴相器不能直接测量频率偏差，而是通过相位变化差来反应频率偏差，而且现有的相位差仅测量脉冲信号的上升沿或者下级沿，使得频率偏差测量会受到边沿抖动的影响，测量误差增大。

(2)GPS驯服有源晶振应用中为了实现高精度频率输出，用于鉴相的信号需要长的周期(秒级以上)，导致鉴相采样频率很低。高精度OCXO具有高Q值(可达10⁷)，导致压控可调频率范围很窄。以上两项因素会导致锁相环调节速度较慢。而且，由于初始相位的随机性，现有的双D触发器鉴相器初始工作时，存在相位超前和滞后模糊的问题，若出现相位超前、滞后判断错误，会导致系统较长时间无法从失锁状态进入到锁定状态(捕获过程超过十分钟量级以上)。而且以上问题随着OCXO的频率调节范围越窄，控制精度要求越高，捕获耗时也越长。

(3)在OCXO跟踪GPS模块输出的基准频率信号的过程中，受到空间天气变化和环境干扰等因素，会出现GPS模块丢失卫星的情况，这时，来自GPS模块的基准频率信号会出现较大扰动和误差。这种情况出现后，系统应该依赖高精度OCXO的短时稳定性，而自主开环工作，并同时持续测量两者的频率偏差。单纯依赖测量相位偏差来反应频率偏差的数字鉴相器，因存在相位2π模糊的问题，使得当相位偏差过大时，会导致频率偏差计算出现错误。这时需要引入直接频率测量电路实现更稳定的频率偏差跟踪测量。

发明内容

本发明的目的在于提供一种用于GPS驯服晶振的数字鉴相器，旨在解决以下问题：

(1)同时测量GPS模块输出的PPS信号和本地PPS信号间的相位差和频率偏差。

(2)解决初始相位差超前、滞后模糊问题。

(3)考虑到高精度OCXO一般都具有较优短时稳定性，和GPS系统会受到空间天气变化和环境干扰而产生扰动的情况，频率测量要具有一定的抗扰动能力，并在GPS模块丢失卫星后，在更宽的频率偏差范围内正确跟踪频率偏差情况，利用准确的频率偏差来修正超过相位测量范围的相位偏差。

本发明是这样实现的，一种用于GPS驯服晶振的数字鉴相器，它包括锁相环倍频器、2分频器、高电平脉冲宽度计数器、低电平脉冲宽度计数器、秒脉冲分频计数器、相位差计数器、频率计数值锁存器和相位误差值锁存器；

锁相环倍频器用于将外部高精度压控恒温晶体振荡器OCXO的输出时钟信号的频率进行倍频，倍频后的数字时钟信号连接到鉴相器中所有的计数器的时钟引脚，作为所有计数器的计数时钟；

2分频器连接外部GPS接收模块输出的PPS秒脉冲信号，输出频率为2^-NHz的占空比为50％的方波脉冲；

高电平脉冲宽度计数器时钟由锁相环倍频器提供，输入连接2分频器的输出，对高电平脉宽进行计数，输出连接频率计数值锁存器；

低电平脉冲宽度计数器时钟由锁相环倍频器提供，输入连接2分频器的输出，对低电平脉宽进行计数，输出连接频率计数值锁存器；

秒脉冲时钟由锁相环倍频器提供，输入连接外部提供的频率锁定使能信号，连接GPS模块输出的PPS信号，通过分频输出内部秒脉冲信号，连接到相位差计数器的输入端；

相位差计数器时钟由锁相环倍频器提供，输入内部秒脉冲信号和GPS模块输出的PPS信号，计数两者间上升沿的时间差，输出相位差计数值，连接到相位误差值锁存器；

频率计数值锁存器和相位误差值锁存器同时输出频率值和相位误差值，用于实现OCXO晶振跟踪GPS PPS信号的频率，保证本地晶振频率的高精度。

进一步，频率计数器和相位计数器同时工作，分别输出频率值和相位差值。

进一步，频率计数器由高电平计数器和低电平计数器两部分组成，分时测量方波脉冲的高电平脉宽和电平脉宽。

进一步，输入到相位计数器的内部秒脉冲信号，可有由外部频率锁定信号复位，复位后内部秒脉冲信号相对GPS PPS信号产生一个固定时间延迟。

进一步，所有计数器的时钟都来自于需要跟踪GPS PPS的可调晶振时钟OCXO时钟信号的倍频信号。

进一步，高电平脉冲宽度计数器、低电平脉冲宽度计数器、相位差计数器均采用串行异步计数器电路，输出的计数值必须在计数器暂停计数并延时后读取。

效果汇总

本发明的有益效果如下：

(1)测量频率偏差值时，通过分频延长被测信号周期方法，分别使用两路高低电平脉冲宽度计数器，通过交替测量分频方波脉冲的高电平脉冲宽度来测量频率偏差，交替测量一方面提高了频率测量抗边沿抖动的能力，同时也使两路计数器交替工作，便于时序设计；

(2)使用该鉴相器的锁相环电路工作时，先利用频率误差实现频率粗调，待频率误差下降到一定值时，利用频率锁定信号将内部PPS信号和外部GPS PPS信号同步，实现相位误差输出。由于频率误差一开始就可以正确输出，捕获过程利用频率误差工作，就避免了初始相位误差超前滞后模糊的问题。提高了整个锁相环的锁定速度。

(3)锁定阶段，能同时输出准确的频率偏差值和相位偏差值；

(4)频率和相位测量计数器采用了串行计数器方案，使得计数时钟频率不受计数位数的影响，理论上可通过延长输入基准频率信号的周期，同时延长计数器位数来无限提高鉴相精度；

(5)该鉴相器可以在可编程数字逻辑器件(例如FPGA)中实现，且输入，输出均为数字量，便于构成用于GPS驯服晶振的全数字锁相环电路，电路简单，便于集成。

附图说明

图1是本发明实施例提供的用于GPS驯服晶振的数字鉴相器的电路结构及连接图；

图2是本发明实施例提供的2分频电路结构与连接图；

图3是本发明实施例提供的FPGA内部集成的锁相环，输入压控恒温晶振频率时钟，倍频后为所有计数器提供高速时钟；

图4是本发明实施例提供的上升沿延迟触发电路1，2，3，4，5，6，7的电路结构及连接图；

图5是本发明实施例提供的高电平计数器1，低电平计数器2，相位差计数器1的电路结构及连接图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明将OCXO的输出时钟脉冲频率信号(高频)代替内部PPS信号直接输入到鉴相器中，利用该高频时钟对GPS模块输出的PPS信号进行测量。并同时输出频率差值和相位差值。

频率测量的基本原理是利用高频时钟对秒脉冲周期进行计数，计数值即频率值，与1Hz对应的固定值做差即为频率差值。为了提高频率测量精度，OCXO输入的高频时钟可以通过一个内部锁相环电路进行倍频；GPS模块输出的PPS信号要先经过分频后再进行频率测量，例如实例图1中串联了4个2分频电路，通过分频电路后，1Hz信号被分频为0.0625Hz，若设内部计时时钟频率为200MHz，则频率测量精度可达10^-9。利用测量脉冲周期的方法来测量频率，具有较好的扰动抑制能力，为了进一步抑制边沿抖动，频率测量电路中有两个计数器并行工作，一个测量周期信号中的高电平脉宽，一个测量周期信号中的低电平脉宽，两个计数器交替工作，配合后续的低通滤波器，能较好的抑制边沿的抖动。

相位测量的基本原理是将内部高频时钟分频得到内部PPS信号，测量内部PPS信号上升沿和外部PPS信号上升沿的时差，利用内部高速计数器计数上升沿时差的时间长度，然后输出数值表示相位差，为了防止相位差出现负值，产生内部PPS信号的分频电路在初始复位时，以GPS的PPS信号上升沿为起点，延时一段时间后再工作，便保证了内部PPS信号的上升沿固定延时外部PPS信号一段时长，使得相位偏差值始终为正值，将该值减去一个固定延时对应的固定相位值后，便可以转换为带正负符号的相位差。设内部时钟频率为200MHz，则秒脉冲的相位测量精度可以到1.8×10^-6°。相位差测量电路，除了输入内部高频时钟，外部PPS信号，还接收频率锁定信号，当初次频率锁定后可复位相位测量电路，复位相位测量电路使得内部PPS信号与GPS PPS信号同步，即复位后相位差被清零。在GPS PPS信号锁定有源晶振的过程中，数字锁相环先单纯根据频率偏差实现频率锁定，频率锁定后复位相位测量电路后，再进入锁相控制状态。这种由锁频过渡到锁相的方法，有效地避免了单纯锁相环控制中出现相位超前滞后模糊的问题。

鉴相器频率差和相位差的测量精度主要取决于计数器的时钟频率，时钟频率越高精度越高，但由于来自GPS的秒脉冲被分频后周期较长，因此当计数时钟频率较高时，需要大容量的计数器(计数器位数32位以上)。现有的脉宽测量都普遍采用了同步计数器，即计数器中用于锁存每位数值的触发器都使用统一的时钟，同步刷新，并使用统一的进位逻辑传播网络并行计算计数值的每一位数据。同步计数器的优点保证了并行输出的计数值的同步更新。但进位逻辑传播网络的延时随着计数位数的增加而延长，给计数时钟频率带来了极大的限制，当增加计数位数时，必须调低计数时钟频率。本发明中的鉴相器中的测量频率和相位差的计数器都被设计成了分时段工作，即计数工作一段时间，暂停一段时间，并且计数时不读取计数值，读取计数值时不计数，所以采用计数器采用了串行计数器方案。串行计数器方案中锁存计数值的触发器不使用同一个时钟，而是高位触发器时钟来自于低位触发器的状态输出，所以计数时钟频率只受第0位单触发器延时的限制，而不受计数器位数限制，能够在大容量，长位数的条件下，工作在更高的时钟频率。

实施例一

图1是本专利的电路结构及连接图，输入端为3路，第1路信号为来自GPS模块的PPS信号，第2路信号为来自OCXO的高频时钟信号，第3路信号为来自锁相环输出的频率粗调锁定状态信号。输出端为2路，第1路为数字量频率值输出，第2路为数字量相位差值输出。

鉴相器可分为两部分，图1中上半部分为频率测量电路，下半部分为相位测量电路。其中频率测量电路的连接和工作描述如下：外部输入GPS_PPS信号的引脚连接到2分频电路1输入端，2分频电路起两个作用，第一个作用是将外部PPS信号转换为占空比为50％的方波脉冲信号，第二个作用是延长输入秒脉冲的周期，以提高频率测量精度。本实例串联了4个2分频电路，其中2分频电路1的输出连接到2分频电路2的输入，2分频电路2的输出连接到2分频电路3的输入，2分频电路3的输出连接到2分频电路4的输入。2分频电路串联级数取决于频率测量精度的需求，可用公式(1)表示：

$>R=\frac{1}{2^{N-1}{f}_{\mathrm{clk}}}---\left(1\right),$>

式中N为串联级数，f_clk为内部计时时钟频率，若取f_clk＝200MHz，N＝4，频率分辨率R＝6.25×10^-10。可分辨出内部200MHz频率中±0.125Hz的频率偏差。

外部OCXO时钟信号输入计数时钟信号Clock。该计数时钟信号Clock即为数字锁相环要调节的本地时钟信号。该时钟输入信号连接到内部倍频锁相环中，内部倍频锁相环的输入连接OCXO输出的时钟频率信号，输出内部高速时钟f_clk信号。内部锁相环的目的是将输入时钟进行倍频，倍频后的时钟信号f_clk可以提高计时精度。图1中的整个实例电路都在ALTERA公司的FPGA芯片EP4CE6E22C8N上实现，实例中使用了EP4CE6E22C8N芯片内置的锁相环电路，若Clock的频率为10MHz，内部锁相环的倍频倍数为20，则f_clk＝200MHz。输出f_clk信号与2分频电路4输出的分频秒脉冲连接到与门1的输入，实现逻辑与功能，输出信号中f_clk脉冲信号只有在分频脉冲为高电平期间才有效。

与门1的输出连接到高电平计数器1的时钟输入端，用于驱动高电平计数器1计数。2分频电路4输出的分频秒脉冲还连接到非门1，非门1输出连接到上升沿延迟触发电路1输入。上升沿延迟触发电路1的作用是将非门1输出的分频秒脉冲延时固定时间后输出，上升沿延迟触发电路1的输出连接到高电平计数器1的异步复位端。上升沿延迟触发电路1的延时固定时间T_d1需满足：T_d1＞10μs，T_d1＜1s。实例一中取T_d1＝2ms。非门1输出同时连接到上升沿延迟触发电路2的输入，上升沿延迟触发电路2的作用与上升沿延迟触发电路1的作用完全相同，只是延迟时间长度不同，上升沿延迟触发电路2的延迟时间固定为T_d2，需满足：T_d2＜T_d1，T_d2＞10μs，T_d2＜1s。实例一中取T_d2＝1ms。这里使用两个延迟触发电路的目的是用于控制高电平计数器1的工作状态切换，非门1将分频秒脉冲的下降沿变为上升沿，当非门1输出上升沿时，表示分频秒脉冲的高电平已经结束，即高电平计数器1的计时过程已结束，可以输出计数值，延时T_d2时间后，上升沿延迟触发电路2输出使能信号，通过或门1后将高电平计数器1输出的计数值锁存到频率计数值锁存器1中；同时，非门1输出的上升沿，延时T_d1时间后，将高电平计数器1复位清零，准备下一次计数。T_d2＜T_d1是因为高电平计数器1必须在输出值锁存到外部锁存器后才能将自身复位。否则复位将导致计数结果丢失。

高电平计数器1的输出并未直接连接到频率计数值锁存器1，而是连接到两路复用器1的一路输入，两路复用器1的另一路输入来自低电平计数器1，这样高电平计数器1和低电平计数器1交替工作，分别测量高电平脉冲宽度和低电平脉冲宽度，统一通过频率计数值锁存器1输出。这种高低电平交替测量的方式，结合后续的数字滤波器，能较好的抑制边沿抖动带来的频率误差。

2分频电路4输出的分频秒脉冲，除了连接上述的与门1和非门1，还同时连接到非门2和上升沿延迟触发电路3，上升沿延迟触发电路4。非门2的输出连接到与门2，与门2的功能和与门1的功能相同，只是由于分频秒脉冲是经过非门2取反后接入与门2，所以，与门1的功能是在分频秒脉冲为高时输出f_clk，而与门2的功能是在分频秒脉冲为低时输出f_clk，与门2的输出连接到低电平计数器1的时钟输入端，使得低电平计数器1能够对分频秒脉冲的低电平宽度进行计时。

上升沿延迟触发电路3的功能与上升沿延迟触发电路1的功能相同，延迟时间也为T_d1，实例一中取2ms。区别在于，上升沿延迟触发电路1通过非门1连接分频秒脉冲，是对分频秒脉冲的下降沿延时输出，而上升沿延迟触发电路3是直接对分频秒脉冲的上升沿延时输出。上升沿延迟触发电路4与上升沿延迟触发电路2的功能相同，延迟时间也为T_d2，实例一中取1ms。上升沿延迟触发电路4直接对分频秒脉冲的上升沿延时输出。

上升沿延迟触发电路3输出连接到低电平计数器1的异步复位端，当分频秒脉冲跳高后延时T_d1时间后，复位低电平计数器1，为下次测量做准备。上升沿延迟触发电路4输出经过或门1后连接到频率计数值锁存器1，当分频秒脉冲跳高后延时T_d2时间后，将低电平计数器1测量得到的计数值锁存到频率计数值锁存器1中。由于T_d2＜T_d1，所以先锁存，后清零。

实例一中f_clk＝200MHz。被4级2分频电路分频后的秒脉冲中高电平和低电平宽度为8秒，所以计数器的容量需大于1.6×10⁹，实例一中高电平计数器1和低电平计数器1的位数都设定为32位。因此频率计数锁存器1的位宽也为32位。最终的频率测量值从频率计数值锁存器1中输出，锁存器中的值每隔8秒刷新1次，刷新时刻为16分频后的秒脉冲的上升沿和下降沿后延时T_d2时长的时刻。使用时要注意与GPS PPS信号同步读取频率计数值锁存器1，并避开数据刷新时刻。

鉴相器的第二部分，即图1中下半部分的相位误差测量电路，实现内部PPS信号和外部GPS PPS信号间的相位误差测量。经FPGA内部锁相环倍频输出的f_clk，连接到分频计数器1的时钟输入端，实例一中f_clk＝200MHz，分频计数器1的分频比为2×10⁸，分频后输出频率为1Hz的内部PPS信号，相位误差测量电路的工作原理便是测量内部PPS信号和GPS PPS信号之间的相位差，整个锁相环的控制目标就是实现这两路信号之间的上升沿同步。

外部输入的GPS PPS信号连接到上升沿延迟触发电路7的输入端，实现GPS PPS信号的延迟输出，延迟时间为T_d3，实例一中取T_d3100μs。这里之所以将外部GPS PPS上升沿延迟时间T_d3，是为了使内部PPS信号的上升沿相比GPS PPS有意延迟一段时间，以保证在整个相位抖动和偏移的过程，始终保证内部PPS上升沿时刻滞后外部GPS PPS信号上升沿，即相位差始终为正值(一般情况下相位抖动和偏移不超过10μs，延迟100μs保证内部PPS始终滞后)，以便于使用与门3输出的脉冲信号宽度表示相位差。上升沿延迟触发电路7的的使能端连接外部输入的频率锁定信号，当频率锁定信号有效时，才进行GPS PPS信号的延迟输出。输出信号连接到分频计数器1的异步复位端，使分频计数器1清零。使能端的作用使得内部PPS信号与外部GPS PPS的同步只发生在频率锁定的时刻，同步后内部PPS信号的初始上升沿滞后外部GPS PPS信号100μs，即相位误差值的初始值被强制设置为100μs。

与门3的输入端分别连接外部GPS PPS信号和内部PPS信号，当外部GPS PPS为高电平，内部PPS信号为低电平时，输出高电平脉冲信号，脉冲宽度即反应两信号的相位差。与门3的输出端连接到与门4的输入端，与门4的另一个输入端是计数时钟信号f_clk，与门4输出端连接到相位差计数器1的时钟输入端，相位差计数器1的作用是测量与门3输出的脉冲宽度，将相位差脉冲宽度转换为数字量。设相位差为100μs，f_clk＝200MHz，则相位差计数器1的输出数字量应该为20000。

上升沿延迟触发电路5的功能与上升沿延迟触发电路3的功能相同，延迟时间也为T_d1，实例一中取2ms。上升沿延迟触发电路6与上升沿延迟触发电路4的功能相同，延迟时间也为T_d2，实例一中取1ms。区别在于，上升沿延迟触发电路5和6的输入端都是连接与门3输出端，是对GPS PPS信号上升沿的延时输出。每秒工作一次。上升沿延迟触发电路3和4的输入端连接的是分频后的GPS PPS信号。每16秒工作一次。

上升沿延迟触发电路5输出连接到相位差计数器1的异步复位端，当GPS PPS秒脉冲跳高后延时T_d1时间后，复位相位差计数器1，为下次测量做准备。上升沿延迟触发电路6输出连接到相位误差值锁存器1，当GPS PPS秒脉冲跳高后延时T_d2时间后，将相位差计数器1测量得到的计数值锁存到相位误差值锁存器1中。由于T_d2＜T_d1，所以先锁存，后清零。

实例一中f_clk＝200MHz。频率锁定后，内部PPS的相位初始误差为100μs，即相位误差初始值为20000，相位差计数器1的位数为16位，相位误差输出数字量的取值范围为0～65535，扣除初始相位值20000，对应相位差值为-20000～45535，因此相位误差值锁存器1的位宽也为16位。最终的相位误差值从相位误差值锁存器1中输出，锁存器中的值每隔1秒刷新1次，刷新时刻为GPS PPS秒脉冲的上升沿延时T_d2时长的时刻。使用时要注意与GPSPPS信号同步读取相位误差值锁存器1，并避开数据刷新时刻。

图1中2分频电路1，2，3，4都为同一种电路，具体电路连接见图2，采用D触发器实现，输出时钟频率为输入的1/2，占空比为50％，通过级联N级，实现2^N倍分频。

图1中FPGA内部锁相环倍频电路使用EP4CE6E22C8N内部提供的集成锁相环，硬件描述语言的调用代码使用QUARUS-II提供的alt_pll模块。实例一中输入的压控晶振基准频率为10MHz(±10Hz可调)，集成锁相环倍频20倍后输出，输出用作计数器时钟的时钟频率为200MHz，电路连接图见图3。

图1中的上升沿延迟触发电路1，2，3，4，5，6，7都为同一种电路，具体电路结构与连接关系见图4所示。该电路用于实现输入上升沿触发信号根据预先设置的延时时长，延时一段时间后输出。输入触发信号连接到D触发器1的时钟端口，同时D触发器1的时钟使能端(ENA端)连接到触发使能输入端，只有触发使能端等于1时D触发器1时钟端才能接收时钟信号，实现状态翻转。D触发器1的数据端口D端口连接高电平，当触发使能为高电平时，若触发信号接收到上升沿信号时，将使D触发器的状态端口Q端口输出高电平，锁存输入的上升沿触发信号，D触发器1的状态端口Q端口锁存的高电平信号只有在D触发器的清零端CLR端口被置1时，才被清零。D触发器1的Q端口同时连接到2路选择开关mux1的选择端口SEL端和mux3的SEL端。

mux1为2路总线选择开关，总线位数由计数器位数决定，实例一采用总线位数为16位。当SEL端口输入1时，mux1的输出连接到总线加法器的输出端口，当SEL端口为1时，mux1的输出连接到16位常数0。

为mux1提供数据的总线加法器的输入为两路总线，一路连接到n位寄存器输出，一路连接16位常数1。加法器的实现n位寄存器输出值和1相加，从而实现加1计数。

n位寄存器的输入连接到mux1的输出，n位寄存器实际由n个D触发器构成，n位寄存器的时钟信号连接到外部计数时钟，n位寄存器的输出端口D端口连接到加法器的一路输入。并连接到等于判决器的一路输入。

n位总线的mux1，加法器和n位寄存器构成一个可复位的加1计数器，当mux1的SEL端口为低电平时，n位寄存器输出常量0，当mux1的SEL端口为高电平，n位寄存器输出的n位数据每过一个计数时钟周期加1，实现加1计数功能。n位寄存器的输出连接到等于判决器。等于判决器的另一个输入连接外部输入的延时计数值，当n位寄存器输出计数值与外部设定的延时计数值相等时，等于判决器输出高电平，否则输出低电平。

等于判决器的输出连接到mux2的SEL端，mux2的0端口连接D触发器2的输出Q端口，mux2的1端口连接高电平，mux2的输出连接到mux3的0端口，mux3的1端口连接低电平，mux3的输出连接到D触发器2的数据输入端D端口，D触发器2的时钟连接外部输入的计数时钟，D触发器2的输出为延时后的上升沿触发输出。

当外部上升沿触发信号到来前，D触发器1输出低电平，mux3将1端口连接的低电平输出，使D触发器2始终输出低电平，整个电路处于等待触发状态。当外部上升沿触发信号到来后，D触发器1输出高电平，mux3将0端口连接到D触发器2的输入端D端口，如果n位寄存器的值不等于设定的延时计数值，等于判决器输出低电平，D触发器2的输出Q端口通过mux2和mux3自己锁定，保持低电平输出。随着加1计数不断累加，当n位寄存器的值加到等于设定的延时计数值时，等于判决器输出高电平，mux2将连接到1端口的高电平通过mux3输出到D触发器2，引起D触发器2的Q端口的跳变，输出被延时后的上升沿。同时输出的上升沿信号连接到D触发器1的复位端，使D触发器1的Q输出端清零，使得mux3强制输出低电平，D触发器2随后的时钟驱动下也清零，重回到等待状态。

图4描述的上升沿延迟触发电路的计数时钟输入引脚，可以使用f_clk时钟，也可以降低速度，使用f_clk时钟的分频时钟，因为该电路并不需要与高低电平计数器和相位计数器工作在同一速度，且延时触发电路的延时精度并不影响测量精度，实例一中计数时钟采用了f_clk时钟的32分频，频率为6.25MHz。

图1中的高电平计数器1，低电平计数器1和相位差计数器1都为同一种电路，具体电路结构与连接关系见图5所示。图5给出了一个32位串行计数器电路结构。计数工作原理为串行方式工作，计数时序逻辑为：

外部输入的计数时钟连接到T触发器0的时钟引脚，上升沿有效，当外部计数时钟产生上升沿时，T触发器0输出端Q反转，即Q0端同时输出计数值的第0位b0，T触发器0的输出端连接到T触发器1的时钟引脚，当T触发器0的端产生上升沿时，T触发器1输出端Q反转，即Q1端同时输出计数值的第1位b1。以此类推，T触发器n-1的输出端连接到T触发器n时钟引脚，当T触发器n-1的端产生上升沿时，T触发器n输出端Q反转，即T触发器n的Qn端输出计数值的第n位bn。使用串行计数器计数时钟的频率极限只受最低位的T触发器0的保持与延时时长影响，而不受计数器位数的影响。对于大容量长位数的串行计数器，由于高位数据相比低位数据产生了较大的延时，若计数过程中读取瞬时计数值则不能读到正确的计数值，计数值中高位数据为错误数值。本专利中的计数器都采用了分时方式工作，即计数器在计数工作时不读取计数值，要等到计数时钟清零，计数暂停后，再延时ms级时长，等待计数器的高位计数值已经稳定后才读取整体计数值。则有效地避免了串行计数器的缺点。使得计数器的时钟频率不再受到计数位数的限制，理论上，可以通过延长输入基准频率信号的周期，同时加宽计数器位数来无限提高频率测量的精度。

上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性的劳动即可做出的各种修改或变形仍在本发明的保护范围之内。