一种优化寄存器控制信号的工艺映射方法及集成电路

摘要

本发明涉及一种优化寄存器控制信号的工艺映射方法及集成电路，其中，所述方法包括：对用户设计进行寄存器传输级综合，得到寄存器的门级网表；把至少一个寄存器的控制信号通过组合逻辑映射到寄存器的输入端，使含不同控制信号的寄存器布局在同一LE里。本发明可使拥有较多独立控制信号的寄存器布局在同一个PLB中，降低独立的控制信号的数量，提高布线的成功率。

说明书

技术领域

本发明涉及FPGA，具体涉及到FPGA硬件架构中的一种工艺映射。

背景技术

在许多FPGA（Field－Programmable Gate Array，即现场可编程门阵列） 的硬件架构中，通常会将一个PLB（Programmable Logic Block,即可编程逻 辑模块）中的一组寄存器共享相同的控制信号（使能/复位/置位），因此在 布局布线时，必须拥有相同的控制信号的寄存器才能放在同一个PLB当中， 对于拥有较多独立控制信号的寄存器的大型设计而言，布局时必须将其分散 到不同的PLB当中，从而使布局的结果相当松散，进而会增加布线时的复杂 度，降低布线的成功率。甚至于对于独立的控制信号过多的设计而言，在布 局阶段就会失败。

设计一种在逻辑综合阶段减少独立的控制信号的数量来提升布局布线成 功率的方法，以消除该寄存器原先的使能/同步置位/同步复位信号，降低独 立的控制信号的数量，是亟待解决的问题。

发明内容

本发明的目的是提供一种在逻辑综合阶段减少独立的控制信号的数量来 提升布局布线成功率的工艺映射方法及集成电路，以解决在大型设计下，拥 有较多独立控制信号的寄存器在布局时控制信号分散，布局结果松散，复杂 性较大的问题。

为实现上述目的，本发明提供了一种优化寄存器控制信号的工艺映射方法 及集成电路，通过添加一部分组合逻辑的方式来消除该寄存器原先的使能/同 步置位/同步复位信号，从而达到降低独立的控制信号的数量的目的。

在第一方面，本发明提供了一种优化寄存器控制信号的工艺映射方法， 包括：对用户设计进行寄存器传输级综合，得到寄存器的门级网表；把至少 一个寄存器的控制信号通过组合逻辑映射到寄存器的输入端，使含不同控制 信号的寄存器布局在同一LE里。

在第二方面，本发明提供了一种优化寄存器控制信号的集成电路，包括： LE，包括多个寄存器，用作逻辑运算的组合逻辑电路，将原属于多个寄存器 中的一个寄存器的控制信号映射到该寄存器的输入端。

本发明解决了现有技术下拥有较多独立控制信号的寄存器的大型设计布 局结果松散、复杂度较高的问题，使用了较少的通用器件，实现了寄存器控 制信号的优化，提高了布局布线的成功率。

附图说明

图1为本发明中优化寄存器控制信号的工艺映射方法流程图；

图2为本发明实施例1中一个LE中寄存器共享使能信号示意图；

图3a-b为本发明实施例1中含使能信号的寄存器控制信号的优化方案示 意图；

图4为本发明实施例2中含同步复位信号的寄存器控制信号的优化方案 示意图；

图5为本发明实施例3中含同步置位信号寄存器控制信号的优化方案示 意图；

图6为本发明实施例4中含使能信号和同步复位信号寄存器控制信号的 优化方案示意图；

图7为本发明实施例5中含使能信号和同步置位信号寄存器控制信号的 优化方案示意图；

图8为本发明实施例6中含使能信号、同步复位信号和同步置位信号寄 存器控制信号的优化方案示意图。

具体实施方式

图1是本发明中一种优化寄存器控制信号的工艺映射方法流程图。该方 法包括以下步骤：

在步骤100，对用户设计进行寄存器传输级综合，得到寄存器的门级网表。 RTL（Register-transfer Level）,即寄存器传输级，RTL模型写法中的语句 与实际寄存器的结构模型之间存在直接映射关系，寄存器传输级综合就是把 RTL写法映射到具体的器件上，实现等价的功能；门级网表是在具体的工艺下 （比如smic0.13um logic G）下具体器件（比如标准单元）来实现RTL的功 能。例如，在RTL中，Y=A+C；那么在门级网表中就会变成：smic0.13um logic  G下有一个标准单元OR2X2,其输入为A，C，其输出为Y。

在步骤101，对寄存器的控制信号源进行汇总，统计对应的线网扇出，当 扇出小于一定的数值（比如100）时，说明寄存器中独立的控制信号的数量过 多，需要对寄存器的控制信号进行优化。

需要说明的是，这个一定的数值会因不同的芯片架构而有所不同，即使 在相同的芯片架构下，根据不同的布局布线算法或者不同的用户设计，其合 理的取值也是不确定的，通常是针对某个特定架构的芯片根据布局布线的历 史经验给出一个大致的数值作为参考。

在步骤110，把至少一个寄存器的控制信号通过组合逻辑映射到寄存器的 输入端，使含不同控制信号的寄存器布局在同一LE里。

其中，所述控制信号包括使能信号、同步复位信号和同步置位信号，且 该控制信号高电平有效。

在步骤111，将所述组合逻辑映射在LE的查找表LUT里。

下面结合图2对图1的具体实施步骤做进一步的说明。

在FPGA（现场可编程门阵列）中一个基本逻辑块PLB（可编程逻辑模块） 下，包括一个LE（Logic Element,即逻辑单元）和Xbar，其中，一个LE又 包括4个LP（Logic Parcel，即逻辑包）。在一个实施例中，组合逻辑包括 多路选择器，在具体的LP中，组合逻辑位于Muxes(multiplexer,即多路复用 器)单元，其又和3个4输入LUT（Look-Up Table，查找表）即LUT0，LUT40 和LUT41连接，LUT可以实现和逻辑电路相同的功能，每个LUT相当于有4条 线地址的RAM，当用户通过原理图或者HDL语言描述一个逻辑电路后，FPGA 开发软件会自动计算逻辑电路的所有可能结果，并把真值表（结果）事先写 入RAM中，这样每输入一个信号进行逻辑运算就等于输入一个地址进行查表， 找出地址对应的内容并输出即可。在图2中，LE中的全部8个寄存器共享同 一个使能信号。

下面结合图3-图8，对优化寄存器控制信号的具体实施方法做具体的描 述。图3a-b是本发明实施例1中含使能信号的寄存器控制信号的优化方案示 意图。

其中，位于LE1中的寄存器1中含有使能信号En1，位于LE2中的寄存器 2含有使能信号En2，它们的时钟信号相同，使能信号不同，组合逻辑包括多 路选择器，给寄存器中添加多路选择器。其中，将使能信号连接到多路选择 器的数据选择端，，将数据输入信号连接至多路选择器的输入端，寄存器的 输出端连接至多路选择器的又一输入端，当使能信号无效时，寄存器可以保 持原来的状态；多路选择器的输出端连接至寄存器的输入端，位于不同的LE 中的含有使能信号的寄存器，通过添加多路选择器的方式可以布局在同一个 LE中。

图4是本发明实施例2中含有同步复位信号的寄存器控制信号的优化方 案示意图。

其中，寄存器中的控制信号包括同步复位信号Rst1和Rst2，组合逻辑包 括与门和非门，将同步复位信号取反(可以是连接非门)后，和数据输入信号 一起连接至与门的输入端，将与门的输出端连接至寄存器的输入端，位于不 同的LE中的含有同步复位信号的寄存器，通过添加非门和与门的方式可以布 局在同一个LE中。

图5是本发明实施例3中含有同步置位信号的寄存器控制信号的优化方 案示意图。

其中，寄存器中的控制信号为同步置位信号Set1和Set2，组合逻辑包括 或门，将同步置位信号和数据输入信号连接至或门的输入端，将或门的输出 端连接至寄存器的输入端，位于不同的LE中的含有同步置位信号的寄存器， 通过添加非门和与门的方式可以布局在同一个LE中。

图6是本发明实施例4中含有使能信号En和同步复位信号的寄存器控制 信号的优化方案示意图。其中，寄存器中的控制信号为使能信号En和同步复 位信号Rst，组合逻辑包括多路选择器、与门和非门，将使能信号连接至多路 选择器的数据选择端，将数据输入信号连接至多路选择器的输入端，将多路 选择器的又一输入端连接至寄存器的输出端，将同步复位信号经非门后连接 至与门的第一输入端，多路选择器的输出端连接至与门的第二输入端，将与 门的输出端连接至寄存器的输入端。位于不同的LE中的含有使能信号En和 同步复位信号Rst的寄存器，通过添加多路选择器、与门和非门的方式可以 布局在同一个LE中。

图7是本发明实施例5中含有使能信号和同步置位信号的寄存器控制信 号的优化方案示意图。其中，寄存器的控制信号为使能信号En和同步置位信 号Set,组合逻辑包括多路选择器和或门，将使能信号连接至多路选择器的数 据选择端，将多路选择器的又一输入端连接至寄存器的输出端，将同步置位 信号连接至或门的第一输入端，多路选择器的输出端连接至或门的第二输入 端，将或门的输出端连接至寄存器的输入端。位于不同的LE中的含有使能信 号和同步置位信号的寄存器，通过添加多路选择器和或门的方式可以布局在 同一个LE中。

图8是本发明实施例6中含有使能信号、同步复位信号和同步置位信号 的寄存器控制信号的优化方案示意图。其中，寄存器的控制信号为使能信号 En、同步复位信号Rst和同步置位信号Set,组合逻辑包括多路选择器、非门、 与门和或门，将使能信号连接到多路选择器的数据选择端，数据输入信号连 接至多路选择器的数据输入端，将多路选择器的又一输入端连接至寄存器的 输出端，将同步置位信号连接至或门的第一输入端，多路选择器的输出端连 接至或门的第二输入端，将同步复位信号经非门后连接至与门的第一输入端， 将或门的输出端连接至与门的第二输入端，与门的输出端连接至寄存器的输 入端。位于不同的LE中的含有使能信号、同步复位信号和同步置位信号的寄 存器，通过添加多路选择器、非门、与门和或门的方式可以布局在同一个LE 中。

需要说明的是，在FPGA芯片中，可以通过芯片上已有的查找表资源来实 现所添加的组合逻辑的功能。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行 了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而 已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做 的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。