包括具有改进的钝化层的III-N层堆叠的器件及相关联的制造方法

摘要

公开了一种包括特征在于二维电子气的III-N层堆叠的器件，所述器件包括：III-N层；所述III-N层顶部的Al-III-N层；所述Al-III-N层顶部的钝化层，所述钝化层包括氮化硅(SiN)；其中所述钝化层包括Al-III-N界面处的全晶体子层并且所述全晶体子层的至少一部分包括Al和/或B；以及用于制造所述器件的相关联的方法。

说明书

发明领域

本发明涉及半导体处理的领域，更具体地，涉及包括III-N层堆叠的器件 以及用于制造这样的器件的方法。

背景技术

使用氮化硅(SiN)作为III-N HEMT器件的钝化层是已知的。因为散射效 应和器件的动态性能的可能变化，钝化是重要的。已经表明，钝化层应当足够 厚(例如，具有大于200nm的厚度)。这示出在图2中。SiN被就地沉积。

在其保持在晶体管类型的器件的阻挡层和栅极之间的情况下，SiN层也可 被用作栅极介电层，如图1所示。这样的栅极介电层通常降低栅极的泄漏电流 并对该器件的改进的可靠性作出贡献。

然而，在被用作栅极介电层时，SiN层不应过厚：将实际栅极与二维电子 气(2DEG)分开降低了这两者之间耦合的电容，这造成该器件的较低跨导(gm) 以及负的且对于实际应用而言过高的阈值电压(Vth)。理想地，SiN栅极介电 层在3nm和10nm厚之间。

发明内容

本发明的目标是提供具有改进的钝化层的、包括特征在于二维电子气的 III-N层堆叠的器件。

这一目标用根据本发明的各独立权利要求的方法和装置来满足。各从属权 利要求涉及优选实施例。

就地SiN的经改进的钝化属性归因于较高密度的SiN和与(In)AlGaN经改 进的对接：

ERDA已经揭示就地SiN因为低氢含量而具有高密度。从存储器技术中已 知，SiN在捕获电荷时非常高效且氢在这之中发挥作用。

TEM已经揭示SiN的前几个单层外延地生长在(In)AlGaN阻挡层上。然而， 随后生长的SiN很快恢复到无定形层。通过用外延地匹配的层来端接(In)AlGaN 阻挡层的表面，存在较少的悬空键或不良端接的键(bond)。这些悬空键创建 能带中的陷阱状态，使得这样的悬空键的消除产生更好的钝化属性。此外，与 无定形SiN相比，晶体SiN在该块中也具有较少的悬空键——无论它是否由原 子氢端接。未被端接的悬空键和通过氢来端接的这样的悬空键两者创建了能带 中的陷阱状态。

因此，据信，在被用作钝化层或栅极介电层时，完全外延地生长的SiN层 的存在(即，全晶体的SiN层)有益于器件性能。

(In)AlGaN阻挡层的顶部的栅极介电层的钝化属性对于器件性能而言也非 常重要。栅极介电层与阻挡层之间的界面处的界面密度状态具有对电子器件参 数的直接影响，如高频跨导或亚阈值斜率。因为栅极介电层的厚度由外延生长 过程而非由诸如蚀刻工艺等处理步骤的均匀性来限定，所以它被非常好地控制 并且所得的器件具有拥有非常低的跨距(spread)的重要参数，如Vth和栅极 泄露电流。

根据本发明的第一方面，提供了一种包括特征在于二维电子气的III-N层 堆叠的器件，所述器件包括：

III-N层；

所述III-N层顶部的Al-III-N层；

所述Al-III-N层顶部的钝化层，所述钝化层包括氮化硅(SiN)；

其中所述钝化层包括Al-III-N界面处的全晶体子层并且所述全晶体子层的 至少一部分包括Al或B。

二维电子气(2DEG)是在两个维度上自由移动但在第三维度上紧密地受 约束的电子气。这一紧密约束造成在该方向上的运动的量化能级。电子看起来 是嵌入在3D世界中的2D薄片。

III-N层堆叠可包括III-N层(例如，GaN层)和III-N层顶部上的Al-III-N (例如，AlGaN、InAlGaN)层。2DEG通常可存在于或生成在这两层之间的界 面处。

优选地，SiN是就地生长的SiN。一个优点是就地生长的SiN的晶体性通 过用诸如Al或B等对它掺杂或添加诸如Al或B等物质来维持。Takizawa(电 子材料期刊，卷37，2008年第5期，第628页，2008年)显示就地SiN具有 与β相SiN相似的晶体结构。β相SiN的理论面内晶格常数比GaN的大19％， 并且就地SiN由此当生长在GaN顶部上时变形成为所谓的缺陷纤锌矿结构以接 纳这一应力。公知的是，大晶格失配是将外延生长模式从二维逐层生长模式恢 复成三维Volker-Weber生长模式(这随后进而更易于转变成无定形生长模式) 的触发。根据本发明的各方面，比Si更小的原子因而被包括，诸如Al或B， 以缩小β相SiN的晶格常数并使其与GaN晶格常数更好地匹配。此外，B和 Al具有非常高的键强度。

全晶体子层中Al或B的浓度可以例如在从约1e15/cm³的杂质掺杂水平到 10％到20％的实际合金浓度(约1e23/cm³)的范围内。该浓度可以例如在从 1e15/cm³直到1e20/cm³、或直到1e19/cm³、或直到1e18/cm³、或直到1e17/cm³、 或直到1e16/cm³的范围中。该浓度可以例如在从1e21/cm³到1e23/cm³的范围 中或在从1e22/cm³到1e23/cm³的范围中。

在SiN晶格中包括Al的附加优点是对基于氟的等离子体中的干法蚀刻的 经改进的抗蚀性，因为Al和F之间的相互作用造成了高度不挥发的AlF。这一 抗性依赖于Al含量，即对于较高浓度抗性较高且对于较低浓度抗性较低。优 选地，AlGaN合金被用作蚀刻停止(Al浓度量级是1e23/cm³)，因为这样的合 金担当完美蚀刻停止(没有发生蚀刻，除了通过动能粒子进行移除)。较低浓 度将仍然减缓蚀刻，并且可仍然是有利的。

在一优选方法中，在晶体管器件的栅极沉积之前，通过选择性蚀刻，无 Al或较少Al掺杂的SiN将被移除，使得栅极直接接触Al掺杂的SiN，但它在 一方面的晶体管器件的栅极与另一方面的源极或漏极之间的区域中保持，以维 持良好的钝化属性。也相信，B掺杂或包括B的SiN是作为具有对基于氟的等 离子体中的干法蚀刻的高抗蚀性的层的良好候选。Al掺杂或包括Al的SiN的 带隙以及B掺杂或包括B的SiN的带隙大大高于SiN的带隙，进一步使得这些 材料成为比SiN更佳的栅极介电层选择。

根据各优选实施例，全晶体子层包括至少几个晶体单层。

根据各优选实施例，全晶体子层具有0.1nm和20nm之间的厚度，优选地 在3nm和10nm之间。

根据各优选实施例，全晶体子层包括遍布整个层的Al和/或B。Al或B可 例如以均匀的方式分布在整个层中。换言之，Al或B遍布该层的密度可基本上 恒定。

根据各优选实施例，全晶体子层的至少一部分或晶体子层的全部是Al和/ 或B掺杂的。

根据各优选实施例，钝化层还包括全晶体子层顶部上的第二SiN子层。

根据各优选实施例，第二SiN子层不包括Al-，不包括B-，或不包括Al 和B中的任一个。

根据各优选实施例，全晶体子层包括Al且第二SiN子层包括比全晶体子 层更少的Al。例如，全晶体子层可以是Al掺杂的且第二SiN子层可以是比全 晶体子层更少Al掺杂的。

根据各优选实施例，全晶体子层包括B且第二SiN子层包括比全晶体子层 更少的B。例如，全晶体子层可以是B掺杂的且第二SiN子层可以是比全晶体 子层更少B掺杂的。

注意，全晶体子层可包括Al，而第二SiN子层可包括B，或反之。

根据各优选实施例，该器件还包括全晶体子层与第二SiN子层之间的AlN 或BN层(中间层)。这可以是有利的，因为它可改进触点蚀刻的选择性。优 选地，AlN或BN中间层具有50nm和500nm之间的厚度。它可以例如是约 200nm厚。

注意，AlN或BN中间层中的任一个可以与构成全晶体子层的Al-和/或B- 相组合。

根据本发明的各方面，因而可提供双重功能钝化堆叠，例如包括Al掺杂 或B掺杂的SiN，并且提供在无Al或无B或者较少Al掺杂或较少B掺杂的 SiN的顶部上，其中Al掺杂的SiN或B掺杂的SiN的厚度适于用作栅极介电 层并且钝化层的总厚度足够大以担当良好的钝化无Al和/或无B SiN的至少一 部分可外部沉积，优选地通过LPCVD，但也可通过PECVD。

根据本发明的各实施例，III-N层堆叠外延地生长在基板上。根据各优选实 施例，基板是Si<111>。或者，基板可以是例如Ge<111>。根据其他实施例， 基板可以是具有晶体Ge覆盖的Si基板，晶体Ge覆盖外延地生长在该Si基板 顶部上。Si与Ge之间可存在分级SiGe过渡层。根据其他较佳实施例，基板是 绝缘体上Si(SOI)基板。在其他实施例中，基板可以是SiC基板或者蓝宝石 基板或者独立GaN或独立AlN基板。

外延层结构可包括基板与III-N层堆叠之间的一个或多个(In)AlGaN缓冲 层，并且包括InAlGaN沟道层和InAlGaN阻挡层。这些沟道和阻挡层随后被用 钝化层堆叠就地覆盖，钝化层堆叠的一个或多个起始层是晶体。

在一示例中，(In)AlGaN缓冲层单独地通常是500nm厚(厚度优选地在 50nm到2μm的范围内)，其中Al含量通常在0％-100％之间变化，优选地 在1％-99％之间，更优选地在20％和90％之间，诸如例如50％。这些缓冲层也 可任选地包括另一III族元素，如铟。总(In)AlGaN缓冲通常是100nm到10μm 厚，诸如从500nm到5μm厚。

根据各优选实施例，InAlGaN沟道层的厚度在5nm到2μm的范围内。例 如，沟道层的厚度可以在20nm到1μm的范围内，或在20nm和500nm的范 围内，或在20nm到250nm、50nm到200nm之间的范围内，诸如例如150nm。

根据各优选实施例，InAlGaN阻挡层的厚度在1nm到50nm的范围内。 例如，阻挡层的厚度优选地在5nm到25nm的范围内，诸如例如20nm。

根据各优选实施例，钝化层堆叠的各单独层中的任一层的厚度在0.1nm到 500nm的范围内。例如，Al掺杂或B掺杂的SiN(或即AlSiN或BSiN)的厚 度优选地在0.1nm到50nm、3nm到15nm的范围内，诸如例如10nm。AlN 或BN层优选地具有0.1nm和10nm的范围内的厚度，优选地在0.5nm到3nm 的范围内，例如1nm。较少掺杂或无掺杂SiN优选地具有10nm到1μm的范 围内的厚度，优选地在50nm到500nm的范围内，例如200nm。优选地，钝 化层堆叠包括或包含SiN和/或AlSiN(或BSiN)和/或具有高密度的Al掺杂(或 B掺杂)SiN层，它们在MOCVD反应器中被就地沉积。或者，无Al和/或较 少Al掺杂的SiN的至少一部分可外部沉积，优选地通过LPCVD，但也可通过 PECVD。

根据各优选实施例，该器件还包括延伸穿过SiN子层并在存在AlN或BN 层的情况下穿过所述AlN或BN层的至少一个栅极触点，所述栅极触点接触全 晶体子层。

根据各优选实施例，包括AlN或BN层，该器件还包括延伸穿过SiN子层 的至少一个栅极触点，该栅极触点接触AlN或BN层。

根据各优选实施例，该器件还包括基本上延伸穿过SiN子层并在存在AlN 或BN层的情况下穿过所述AlN或BN层并且通过一个或多个高k介电层与全 晶体子层分开的至少一个栅极触点。高k介电层可以例如包括氧化铝、或氧化 铪、或氧化锆。

根据各优选实施例，包括AlN或BN层，该器件还包括基本上延伸穿过SiN 子层并通过一个或多个高k介电层与所述AlN和BN分开的至少一个栅极触点。

就地生长的Al掺杂或B掺杂的SiN与高k介电层的组合是有利的，因为 它可改进栅极介电层。

根据各优选实施例，该器件还包括基本上延伸穿过SiN子层并且通过氧化 铝层与所述全晶体子层分开的至少一个栅极触点，所述氧化铝与所述AlN处于 同一水平。根据各优选实施例，高k介电层(氧化铝)通过对AlN中间层进 行局部氧化(热、等离子体、臭氧)来形成。

根据各优选实施例，III族氮化物是GaN。

根据各优选实施例，Al-III-N是InAlGaN，其中III族元素的相对组成是x 的In、y的Al以及1-x-y的Ga，其中x和y取0和1之间的值。根据各优选实 施例，x是0且y是1。根据各优选实施例，x是0.17且y是0.83。根据各优 选实施例，x是0且y取0和1之间的值。

根据各优选实施例，钝化层是全晶体，且包括Al或B。

根据各优选实施例，钝化层是全晶体，且是Al掺杂或B掺杂的。

根据各优选实施例，钝化层的总厚度大于200nm。

根据本发明的第二方面，公开了一种用于制造包括特征在于二维电子气的 III-N层堆叠的器件的方法，所述方法包括：

提供III-N层；

在所述III-N层的顶部上提供Al-III-N层；

在所述Al-III-N层顶部上提供钝化层，所述钝化层包括氮化硅(SiN)； 其中提供所述钝化层包括在Al-III-N界面处提供全晶体子层，所述全晶体子层 的至少一部分包括Al或B。

根据各优选实施例，提供钝化层包括在全晶体子层的顶部上提供第二SiN 子层，该第二SiN子层不是Al掺杂的或是比全晶体子层更少Al掺杂的。

根据各优选实施例，第二SiN子层不包括Al-，不包括B-，或不包括Al 和B中的任一个。

根据各优选实施例，全晶体子层包括Al且第二SiN子层包括比全晶体子 层更少的Al。例如，全晶体子层可以是Al掺杂的且第二层可以是比全晶体子 层更少Al掺杂的。

根据各优选实施例，全晶体子层包括B且第二SiN子层包括比全晶体子层 更少的B。例如，全晶体子层是B掺杂的且第二层是比全晶体子层更少B掺杂 的。

根据各优选实施例，该方法还包括在全晶体子层与第二SiN子层之间提供 AlN或BN层。

根据各优选实施例，该方法还包括提供延伸穿过第二SiN子层并在存在 AlN或BN层的情况下穿过所述AlN或BN层的至少一个栅极触点，所述栅极 触点接触所述全晶体子层。

根据各优选实施例，该方法还包括提供延伸穿过所述第二SiN子层的至少 一个栅极触点，所述栅极触点接触所述AlN或BN层。

根据各优选实施例，该方法还包括

执行触点蚀刻穿过所述第二SiN子层以及在存在AlN或BN层的情况下穿 过所述AlN层或BN层，从而在所述全晶体子层上限定触点区；

在至少所述触点区中提供高k介电层；

在所述高k介电层的顶部上在所述触点区中提供触点。

根据各优选实施例，该方法还包括

执行触点蚀刻穿过所述第二SiN子层，从而在所述全晶体子层上限定触点 区；

在至少所述触点区提供高k介电层；

在所述高k介电层的顶部上在所述触点区中提供触点。

根据各优选实施例，该方法还包括

执行触点蚀刻穿过所述第二SiN子层直至AlN层，从而在所述AlN层上 限定触点区；

氧化至少所述触点区中的所述AlN层；

在所述经氧化的触点区的顶部上在所述触点区中提供触点。

本领域技术人员将明白，在已作必要修改的情况下，相关于本发明的第一 方面描述的特征和优点也适用于本发明的第二方面。

附图说明

本发明的进一步特征将从附图中明显看出，其中：

图1是现有技术半导体器件的示意截面图。

图2是另一现有技术半导体器件的示意截面图。

图3是根据本发明的一实施例的示意截面图。

图4A和图4B示出根据本发明的包括另外的AlN层的其他实施例。

图5A、图5B以及图5C示出根据本发明的包括使用高k介电层的其他实 施例。

图6示出本发明的包括在器件的触点区中的部分氧化的AlN层的其他实施 例。

具体实施方式

将针对具体实施例且参考特定附图来描述本发明，但是本发明不限于此而 仅由权利要求书定义。所描述的附图只是示意性的和非限制性的。在附图中， 出于说明的目的，一些元件的尺寸可被夸大且不按比例地绘制。在本说明书和 权利要求书中使用术语“包括”之处，它不排除其他元件或步骤。在引用单数 名词时使用不定冠词或定冠词(例如，“一”或“该”，“所述”)之处，这 包括该名词的复数形式，除非特别声明。

权利要求中所使用的术语“包括”不应被解释为限于此后列出的装置；它 不排除其他元件或步骤。因此，措词“一种包括装置A和B的设备”的范围不应 当被限定于仅由组件A和B构成的设备。这意味着该设备与本发明有关的唯一 相关组件是A和B。

此外，本说明书和权利要求书中的术语第一、第二、第三等等用于在类似 的元件之间进行区分，而不一定用于描述顺序次序或时间次序。应理解，如此 使用的术语在适当情况下是可互换的，且本文中所描述的本发明的实施例能以 不同于本文所描述或示出的其它顺序操作。

此外，本说明书和权利要求书中的术语顶部、底部、上方、下方等用于描 述性目的，而不一定用于描述相对位置。应理解，如此使用的术语在适当情况 下是可互换的，且本文中所描述的本发明的实施例能以不同于本文所描述或示 出的其它取向操作。

在附图中，类似参考标号指示类似特征；并且，在多于一个附图中出现的 参考标号指代相同的元件。

图1示出现有技术晶体管类型的器件，其中层堆叠顶部上的SiN层4被用 作该晶体管器件的栅极介电层，该层堆叠包括GaN层1和该GaN层1顶部上 的InAlGaN层2。该晶体管器件可例如包括源极5S、漏极5D以及栅极5G。 SiN层4不应过厚，因为将实际栅极5G与二维电子气(2DEG)分开降低了这 两者之间耦合的电容，这造成该器件的较低跨导以及负的且对于实际应用而言 过高的阈值电压。理想地，SiN栅极介电层在3nm和10nm厚之间。

图2示出另一现有技术晶体管类型的器件，其中SiN被用作III-N HEMT 器件的钝化层。因为散射效应和这样的器件的动态性能的可能变化，钝化是重 要的。已经表明，钝化层应当足够厚(例如，具有大于200nm的厚度)。

根据本发明的第一实施例在图3中示出。在GaN基板1上，提供外延层或 层堆叠，包括InAlGaN层2。在顶部上提供钝化层，该钝化层包括Al掺杂的第 一SiN子层3和在第一子层上提供的较少掺杂或无掺杂的第二SiN子层4。较 少掺杂或无掺杂的第二SiN子层4被蚀刻，以在该第二子层内提供触点区。这 一蚀刻可以相对于第一子层选择性地执行。随后一个或多个金属层被提供以在 触点区中形成触点5。

根据本发明的第二实施例在图4A中示出。在GaN基板1上，提供外延层 或层堆叠，包括InAlGaN层2。在顶部上提供钝化层，该钝化层包括Al掺杂或 B掺杂的第一SiN子层3、包括第一子层的顶部上的AlN或BN层的中间子层 6、以及在中间子层上提供的较少掺杂或无掺杂的第二SiN子层4。较少掺杂或 无掺杂的第二SiN子层4被蚀刻，以在该第二子层内提供触点区。这一蚀刻可 以相对于中间子层(例如，AlN或BN层6)选择性地执行，例如通过使用基 于氟化学的干法蚀刻工艺：这一类型的蚀刻通常被用来蚀刻SiN，但在使用包 含Al或B的层时具有低得多的蚀刻速率。如此，在SiN的蚀刻速率与含B或 Al的材料的蚀刻速率之间获得了高选择性。随后一个或多个金属层被提供以在 触点区中形成触点5。在图4B中，示出了另选的实施例，它类似于相关于图 4A描述的实施例，但其中触点蚀刻延伸穿过中间子层6。触点5随后穿过中间 子层6并接触第一SiN子层。

在图5A中，示出了本发明的又一另选实施例。这一实施例与针对图3描 述的实施例相对应，但还包括在沉积限定触点5的一个或多个金属层之前，至 少在触点蚀刻所限定的触点区中沉积高k介电层7。形成触点5的触点层因而 通过该高k介电层与触点区中的第一子层3分开。

在图5B中，示出了与相关于图4B描述的实施例相类似的实施例。这一实 施例包括在沉积形成栅极触点5的一个或多个金属层之前至少在触点区沉积高 k介电层7，其中触点蚀刻延伸穿过中间子层6，从而接触第一SiN子层3。形 成触点5的触点层因而通过该高k介电层与触点区中的第一子层3分开。

在图5C中，示出了又一另选实施例，它基于相关于图4A描述的实施例。 类似于例如针对图5A描述的，该方法包括在沉积限定触点5的一个或多个金 属层之前，至少在触点蚀刻所限定的触点区中沉积高k介电层7。存在中间子 层6(例如，AlN或BN层)，但触点蚀刻或触点区没有延伸穿过中间子层6。 由此，触点5通过高k介电层7与中间子层6分开。

在图6中，示出了又一另选实施例。该实施例类似于图4A中示出的实施 例。在此，执行触点蚀刻穿过钝化堆叠的第二子层，直至中间子层6的顶表面。 随后，至少触点区(包括在触点蚀刻步骤中蚀刻的开口的底部)被氧化，由此 至少将触点区中的AlN转换成氧化铝(AlOx)。随后通过提供一个或多个金属 层来形成触点5。

下文描述更具体的处理参数和选项的示例，并且除非特别指明，否则如本 领域技术人员将明白的，这些示例可适用于上述任何实施例。

例如，有源器件的处理包含下文描述的若干工艺步骤，这些工艺步骤可使 用本领域技术人员已知的方法和工作逻辑按各种次序一次性或重复地组合。

外延层堆叠或结构可包括一个或多个(In)AlGaN缓冲层2，包括InAlGaN 沟道层和InAlGaN阻挡层。这些被就地覆盖有钝化层堆叠(3，4，6，7，8)， 该钝化层堆叠的至少一个或多个开始层是晶体。

各AlGaN缓冲层各自通常是300nm厚(厚度优选地处于50nm到500nm 的范围内)，其中Al含量通常在0％到100％的范围内变化，优选地在1％到 99％的范围内，更优选地在20％到90％的范围内，诸如例如50％。这些缓冲 层也可任选地包括另一III族元素，如铟。总AlGaN缓冲通常是100nm到10μm 厚，诸如从500nm到5μm厚。

钝化堆叠至少包括Al掺杂的第一SiN层3和无或较少Al掺杂的第二SiN 子层4。这些SiN层可以是化学计量(stoechiometric)或非化学计量的。在一 优选示例中，第一SiN层中的Al浓度高于第二SiN层中的Al浓度。在一示例 中，总SiN层通常是50nm到500nm厚，诸如例如200nm厚。在某些实施例 中，在任何其他处理步骤之前，就地SiN层可通过PECVD或LPCVD SiN、或 SiO_x(用于超过500nm的厚度)、或SiC、或钻石、或任何其他材料或材料堆 叠在外部被加厚。

在一示例中，有源器件的处理包含用于形成欧姆触点5的工艺步骤。在一 示例中，这通过使用光致抗蚀剂的沉积以及限定欧姆触点5的区域的光刻步骤 开始来完成。钝化层随后被完全或部分地移除。在一示例中，这一移除是在基 于氟化学的干法蚀刻系统中完成的，例如在使用SF₆或CF₄作为蚀刻气体且RF (或“滚筒”)和ICP(或“线圈”)蚀刻功率分别是10W和150W的感应 耦合等离子体系统中。因为钝化堆叠的不同层的组成，不同SiN层的蚀刻速率 是不同的，并且获得了不同层之间的蚀刻选择性。这允许只选择性地移除钝化 堆叠中的各SiN层中的一些。在一示例中，在欧姆触点的区域中只有该堆叠中 的第二SiN层和AlN层被移除，在其他实施例中，如所描述的，AlN层可存在。 另选地，在欧姆触点的区域中，可移除完整的钝化堆叠。

一旦欧姆触点5的区域被限定，可例如通过热蒸镀或通过溅射或通过电子 束蒸镀来沉积金属层或金属层堆叠金属可例如包括Ti或Al。在一示例中，Ti 和Al还可由另一金属(如难熔金属或Ti或Ni)和/或Au来覆盖。通过在光致 抗蚀剂的顶部并且不接触阻挡层以执行金属的脱离来连贯地限定金属图案。在 另一示例中，光致抗蚀剂被首先移除，随后沉积包括Ti和Al的金属堆叠，并 且随后完成第二光致抗蚀剂沉积和光刻步骤以允许对不想要区域中的金属堆 叠进行干法蚀刻并移除光致抗蚀剂。在下一步骤，由此限定的金属图案经受一 个或多个合金步骤，例如在降低大气压或惰性大气压(如氢气或合成气体或氮 气)中在800℃和900℃之间的温度下的1分钟持续时间的快速热退火步骤。

优选地，有源器件的处理包含用于限定隔离图案的工艺步骤。这通过执行 光致抗蚀剂沉积和光刻步骤来完成。在一示例中，由此形成的光致抗蚀剂图案 担当用于蚀刻台面的掩膜，例如在基于氯化学的干法蚀刻系统中，例如在使用 Cl₂或BCl₃作为蚀刻气体且RF(或“滚筒”)和ICP(或“线圈”)蚀刻功率 分别是50W和150W的感应耦合等离子体系统中。在另一示例中，由此形成 的图案担当用于杂质注入的掩膜，例如通过注入氮、氦、氢、硼、铁、或镁。 在一示例中，杂质注入使用三个注入步骤，例如在30keV加速电压处的一个步 骤，注入6倍10¹³/cm²的N¹⁴的剂量；160keV加速电压处的第二步骤，注入1.8 倍10¹³/cm²的N¹⁴的剂量；以及400kev加速电压处的第三步骤，注入2.5倍 10¹³/cm²的N¹⁴的剂量。在另一示例中，在通过台面蚀刻或杂质注入来限定隔离 图案之前，移除钝化堆叠的一些层或全部层，例如通过使用SF₆或CF₄作为蚀 刻气体的感应耦合等离子体系统中的干法蚀刻。在另一示例中，在通过杂质注 入来限定隔离图案之后，移除钝化堆叠的一些层或全部层，例如通过使用SF₆或CF₄作为蚀刻气体的感应耦合等离子体系统中的干法蚀刻。

在一示例中，有源器件的处理包含用于限定栅极脚的工艺步骤。在一优选 示例中，这通过用光致抗蚀剂的沉积和通过部分地移除钝化层限定栅极触点的 脚的光刻步骤的开始来完成。以此方式，钝化堆叠的一些层保持在栅极脚之下 并形成栅极介电层以降低陷阱效应和泄露电流。在一示例中，这一移除是在基 于氟化学的干法蚀刻系统中完成的，例如在具有低损伤蚀刻工艺的感应耦合等 离子体系统中，例如使用SF₆或CF₄作为蚀刻气体且在20mTorr压力处RF(或 “滚筒”)和ICP(或“线圈”)蚀刻功率分别是10W和150W。

因为钝化堆叠的不同层的组成，不同SiN层的蚀刻速率是不同的，并且获 得了不同层之间的蚀刻选择性。这允许只选择性地移除钝化堆叠中的各SiN层 中的一些。在一优选示例中，在栅极脚的区域中只移除第二SiN层(无掺杂或 较少掺杂的SiN层)。以此方式，第一SiN层和AlN层保持在栅极触点之下并 形成栅极介电层以降低陷阱效应和泄露电流。在一示例中，恢复步骤在只局部 移除钝化堆叠的第二SiN层之后完成，其中光致抗蚀剂被移除并且根据一些实 施例如果存在暴露的AlN层，则暴露的AlN层经受恢复或转换步骤，例如通过 在氨、或氢、或氧、或氮或臭氧中在300℃和600℃之间的温度的热退火，或 者通过在氨、或氢、或氧、或氮或臭氧化学中的等离子体处理，或者通过部分 回蚀AlN层的顶部部分，或者通过上述处理的任何组合。

在另一示例中，在栅极脚的区域中，第二SiN层以及AlN(根据一些实施 例如果存在的话)两者被移除。以此方式，第一SiN层保持在栅极触点之下并 形成栅极介电层以降低陷阱效应和泄露电流。可任选的恢复步骤在局部移除钝 化堆叠的第二SiN层和AlN层之后完成，其中光致抗蚀剂被移除并且暴露的第 一SiN层经受恢复或转换步骤，例如通过在氨、或氢、或氧、或氮或臭氧中在 300℃和600℃之间的温度的热退火，或者通过在氨、或氢、或氧、或氮或臭 氧化学中的等离子体处理，或者通过部分回蚀第一SiN层的顶部部分，或者通 过上述处理的任何组合。

在一示例中，在恢复步骤之后，执行光致抗蚀剂沉积和光刻步骤，很好地 与栅极脚对齐。随后，沉积栅极金属堆叠，例如包括Ni、Pt、W、WN、或TiN 并由Al、Au、或Cu覆盖。通过在光致抗蚀剂的顶部并且不接触阻挡层以执行 金属的脱离来连贯地限定金属图案。在一优选示例中，在恢复步骤之后，沉积 栅极金属堆叠，例如包括Ni、Pt、W、WN、或TiN并由Al、Au、或Cu覆盖。 随后，执行光致抗蚀剂沉积和光刻步骤，很好地与栅极脚对齐。由此限定的光 致抗蚀剂图案担当金属堆叠的在不想要其的区域中的干法蚀刻的掩膜。接着， 移除光致抗蚀剂。

在另一示例中，在恢复步骤之后，在金属沉积之前，诸如高k介电层等另 一介电层(如，氧化铝、或氧化铪、或氧化锆)被沉积或形成。

在一示例中，有源器件的处理包含用于添加附加钝化层的工艺步骤。在一 示例中，钝化层包括SiN或氧化硅，例如通过LPCVD或PE-CVD或ICP-CVD 来沉积。在一示例中，通过执行光刻步骤并蚀刻钝化层来在钝化层中制作开口 以显现器件接线端，例如通过HF或缓冲HF中的湿法蚀刻或者通过氟化学中 RIE或ICP等离子体工具中的干法蚀刻。

根据优选实施例，有源器件的处理包含使用本领域技术人员已知的方法来 限定附加金属互连层的工艺步骤，以允许栅极、源极和漏极电流的低电阻通路。

应该理解的是本发明并不限于装置的特定特征和/或所描述的方法的处理 步骤，因为装置和方法可变化。应当理解本文中所使用的术语仅为了描述特定 的实施而不是限制性的。要注意到，在说明书以及所附权利要求书中所使用地， 单数形式的“一”、“一个”以及“该”包括单数和/或复数引用，除非该内容 另外明确地指出相反情形。还应该理解的是复数形式包括单数和/或复数引用， 除非语境清楚地另有所指。另外要理解的是，在用数值划界给定参数范围的情 况下，该范围意在包括这些极限值。

上述具体实施例中的元件和特征的特定组合仅是示例性的。如本领域技术 人员所了解的，可进行对本文中所描述内容的变化、修改和其他实现，而不背 离所要求保护的发明的精神和范围。因此，上述描述仅作为示例，而并不意在 限制。本发明的范围如以下权利要求书及其等效方案所定义。进一步，说明书 和权利要求中所使用的参考标记并不限制本发明的范围。