在非天然表面上形成具有减小的表面粗糙度和体缺陷密度的异质层的方法以及由此形成的结构

摘要

本发明描述了在非天然表面上形成具有减小的表面粗糙度和体缺陷密度的异质层的方法以及由此形成的器件。在一个实施例中，该方法包括提供带有具有晶格常数的顶表面的衬底以及将第一层沉积在衬底的顶表面上。第一层具有顶表面，该顶表面的晶格常数不同于衬底的顶表面的第一晶格常数。第一层被退火并抛光以形成抛光表面。第二层然后沉积在抛光表面之上。

说明书

技术领域

本发明的实施例涉及在非天然表面上形成具有减小的表面粗糙度和体 缺陷密度的异质层的方法以及由此形成的结构。

背景技术

下一代半导体器件的制造涉及在具有不同的晶格常数的非天然衬底上 的异质半导体层之上形成晶体管器件。在非天然衬底上的这样的异质半导 体层的集成一般通过使用缓冲层来实现，以提供逐渐改变从衬底到活性器 件层的晶格常数的手段。缺陷在缓冲层的形成期间产生并导致高体缺陷密 度以及粗糙的表面/界面。使缓冲层退火可减小体缺陷密度，然而它通常也 会增加表面粗糙度。为了随后成功的器件集成和性能，必须减小体缺陷密 度和表面粗糙度。使缓冲层生长和退火之间交替的常规“生长-退火-生长退 火”方法不提供形成具有足够低的体缺陷密度和表面粗糙度的缓冲层以成 功地制造下一代高k金属栅极晶体管器件的手段。

附图说明

本公开的实施例通过示例而不是通过限制的方式在附图的图中示出， 其中：

图1是表示根据本发明实施例的在非天然表面上形成具有减小的表面 粗糙度和体缺陷密度的异质层的方法的流程图。

图2A到2E示出表示在根据本发明实施例的在非天然表面上形成具有 减小的表面粗糙度和体缺陷密度的异质层的方法中的步骤的截面图。

图3是示出根据本发明实施例的在非天然表面上形成具有减小的表面 粗糙度和体缺陷密度的异质层的方法的流程图。

图4A到4C示出表示在根据本发明实施例的在非天然表面上形成具有 减小的表面粗糙度和体缺陷密度的异质层的方法中的步骤的截面图。

图5是示出根据本发明实施例的在非天然表面上形成具有减小的表面 粗糙度和体缺陷密度的异质层的方法的流程图。

图6A到6K示出表示在根据本发明实施例的在非天然表面上形成具有 减小的表面粗糙度和体缺陷密度的异质层的方法中的步骤的截面图。

图7是表示根据本发明实施例的在非天然表面上形成具有减小的表面 粗糙度和体缺陷密度的异质层的方法的流程图。

图8A到8G示出表示在根据本发明实施例的在非天然表面上形成具有 减小的表面粗糙度和体缺陷密度的异质层的方法中的步骤的截面图。

图9A和9B示出使用根据本发明实施例的在非天然表面上形成具有减 小的表面粗糙度和体缺陷密度的异质层的方法来形成的结构的截面图。

图10是示出根据本发明实施例的在非天然表面上形成具有减小的表 面粗糙度和体缺陷密度的异质层的方法的流程图。

图11示出使用根据本发明实施例的在非天然表面上形成具有减小的 表面粗糙度和体缺陷密度的异质层的方法来形成的结构的截面图。

图12是表示根据本发明实施例的在非天然表面上形成具有减小的表 面粗糙度和体缺陷密度的异质层的方法的流程图。

图13示出使用根据本发明实施例的在非天然表面上形成具有减小的 表面粗糙度和体缺陷密度的异质层的方法来形成的结构的截面图。

图14示出根据本发明的一个实现方式的计算设备。

具体实施方式

描述了在非天然表面上形成具有减小的表面粗糙度和体缺陷密度的异 质层的方法以及由此形成的结构。在下面的描述中，阐述了很多细节。然 而对本领域技术人员将明显的是，本发明的实施例可在没有这些特定的细 节的情况下被实施。在其它实例中，没有详细描述公知的方面，例如外延 沉积和化学机械抛光技术，以避免使本发明难理解。在整个该说明书中对 “实施例”的提及并不意指关于该实施例描述的特定特征、结构、功能或 特性包括在本发明的至少一个实施例中。因此，短语“在实施例中”在整 个这个说明书中的不同地方的出现不一定指本发明的同一实施例。此外， 在一个或多个实施例中，特定的特征、结构、功能或特性可以以任何适当 的方式组合。例如，在第一实施例和第二实施例不相互排他的任何场合， 第一实施例可与第二实施例组合。

下一代半导体器件的生产需要将异质层集成在具有不同晶格常数的非 天然衬底上。为了成功的器件集成和性能，异质层必须具有低体缺陷密度 和最小表面粗糙度。根据本发明的一个或多个实施例，描述了在非天然表 面上形成具有减小的表面粗糙度和体缺陷密度的异质层的方法以及由此形 成的结构。该方法包括提供带有具有晶格常数的顶表面的衬底以及将一层 沉积在衬底的顶表面上。该层可以是使晶格常数从衬底到随后形成的器件 层逐渐变化的缓冲层的部分。该层具有晶体常数与衬底的顶表面的晶格常 数不同的顶表面。该层被退火并抛光以形成抛光表面。退火减小该层的体 缺陷密度，同时抛光过程减小在退火期间累积的表面粗糙度。在一个实施 例中，该层在足够高的温度下且在足够长的时间内被退火，以实现小于1E7 个缺陷/cm2的体缺陷密度和大于20nm的均方根表面粗糙度。抛光表面可 具有小于1nm的均方根表面粗糙度和小于10nm的峰到谷表面粗糙度范 围。第二层然后沉积在抛光表面之上。第二层可以是器件层，晶体管器件 随后形成在器件层上。可选地，第二层可以是帮助使晶体常数从衬底到随 后形成的器件层逐渐变化的缓冲层的部分。

本发明的实施例还可包括形成高宽比捕获(ART)特征。ART特征通 过减小在随后形成的器件层上的线位错缺陷来提高器件性能和集成。ART 特征提供非晶体侧壁，体缺陷终止于非晶体侧壁。终止在ART特征中的体 缺陷因而明显减小了在退火期间迁移到表面的缺陷的数量。在一个这样的 实施例中，ART特征在衬底的顶表面上形成。ART特征间隔开以形成ART 沟槽，且该层沉积在ART沟槽中。在实施例中，ART沟槽具有大于1的高 宽比。ART特征具有与该层的抛光表面大致在同一平面上的顶表面。

本发明的实施例还可包括在退火之后但在抛光之前将覆盖层沉积在该 层上。覆盖层用作屏障以保护该层在抛光期间免受氧化。当该层包括形成 不能使用成本有效和可制造的方法去除的氧化物的材料(例如含铝单晶半 导体化合物)时，覆盖层可能是必要的。覆盖层本身由一种材料组成，该 材料在被氧化时形成可使用成本有效和可制造的方法去除的氧化物。在一 个这样的实施例中，覆盖层在退火之后但在抛光之前沉积在该层上。覆盖 层具有与该层的顶表面近似相同的晶格常数。覆盖层然后被抛光，以形成 抛光的覆盖表面。抛光的覆盖表面可具有小于1nm的均方根表面粗糙度和 小于10nm的峰到谷表面粗糙度范围。第二层然后沉积在抛光的覆盖表面 之上。如前面提到的，第二层可以是器件层，晶体管器件随后在器件层上 形成。可选地，第二层可以是有助于晶格常数从衬底到随后形成的器件层 逐渐变化的缓冲层的部分。

图1是示出根据本发明实施例的在非天然表面上形成具有减小的表面 粗糙度和体缺陷密度的异质层的方法的流程图100。图2A到2E示出表示 根据本发明实施例的在非天然表面上形成具有减小的表面粗糙度和体缺陷 密度的异质层的方法的截面图。该方法通过提供如图2A所示的衬底202 而开始于流程图100中的步骤102。衬底202是材料，具有减小的表面粗糙 度和体缺陷密度的异质层在该材料上形成。衬底202具有带有晶格常数的 顶表面204。在实施例中，衬底202包括具有晶格常数的材料，例如单晶半 导体材料(例如硅、锗、硅锗和蓝宝石)。在实施例中，衬底202可包括III-V 族单晶半导体化合物，例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、 锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在另一实施例中，衬 底202包括具有晶格常数的顶部单晶层。例如，衬底202可包括在不同的 晶体衬底的顶上外延地生长的一个或多个半导体层，例如在单晶硅衬底上 的外延硅锗层。外延生长的半导体层可具有均匀的晶格常数或随着厚度逐 渐或离散地改变的晶格常数。在特定的实施例中，衬底202是单晶硅衬底， 其上形成有或没有单晶外延硅层。在另一实施例中，衬底202可包括在晶 体衬底和外延层之间的绝缘层(例如二氧化硅、氮化硅、氮氧化硅和高k 电介质层)，以形成例如绝缘体上硅衬底。

参考在流程图100中的步骤104和相应的附图2B，层206沉积在衬底 202的顶表面204上。层206可以是在衬底和随后形成的器件层之间形成的 缓冲层的部分。在实施例中，层206是外延生长的半导体晶体膜，例如但 不限于GaAs、SiGe、GaAsSb、AlAsSb、AlGaSb、GaSbP、InAlAs、InGaAs 和InP。在这样的实施例中，半导体膜可使用常规方法沉积在常规分子束外 延或外延化学气相沉积室中。在实施例中，层206的顶表面208具有与衬 底202的顶表面204的晶格常数失配。换句话说，层206的顶表面208的 晶格常数不同于衬底202的顶表面204的晶格常数。在一个这样的实施例 中，层206的顶表面208的晶格常数大于衬底202的顶表面204的晶格常 数。例如，硅锗层206可以在单晶硅衬底202上外延地生长。在另一这样 的实施例中，层206的顶表面208的晶格常数小于衬底202的顶表面204 的晶格常数。在实施例中，在衬底202的顶表面204和层206的顶表面208 之间的晶格常数失配至少大约1％，且在特定的实施例中在大约2％和4％ 之间。

在实施例中，层206可具有等于顶表面208的晶格常数的均匀晶格常 数。均匀晶格常数是有利的，因为它消除了在步骤108中在层206的随后 抛光之后形成的抛光表面216的晶格常数中的不确定性。在另一实施例中， 层206可具有随着层206的厚度而改变的逐渐变化的晶格常数。逐渐变化 的晶格常数可逐渐地或以离散阶跃式方式改变。逐渐变化的晶格常数可随 着层206的厚度而增加或减小。在实施例中，层206被沉积到一厚度，该 厚度能够实现在衬底202的顶表面204和层206的顶表面208之间的晶格 常数失配至少大约1％且在特定的实施例中在大约2％和4％之间。所沉积的 层206具有初始体缺陷密度210，且层206的顶表面208具有初始均方根 (RMS)表面粗糙度212。初始体缺陷密度210可能对成功的器件集成和 性能而言太高。

参考流程图100中的步骤106和相应的图2C，层206被退火。退火的 目的是将层206的体缺陷密度减小到对成功的器件集成和性能而言足够的 水平。在退火期间，层206可在升高的温度下在一段时间内受到热处理。 在实施例中，升高的温度大于层206被沉积时的温度，但低于在层206的 化学计量开始降低以及层206开始熔化时的温度。层206可在富含第V组 蒸气(例如砷和磷)的大气中退火，以促进材料稳定性并维持化学计量比。 在退火期间，层206的体缺陷密度214降低，而层206的顶表面208的表 面粗糙度215增加。与常规方法比较，在步骤108中层206的随后抛光允 许更侵略性的退火过程(其中层206可能受到更高的退火温度)和更长的 退火时间，以实现更低的体缺陷密度和更大的RMS表面粗糙度。增加的均 方根(RMS)表面粗糙度215将不会负面地影响在层206之上随后形成的 器件的集成或性能，因为随后的抛光步骤会明显地减小层206的表面粗糙 度215。在一个实施例中，层206在足够高的温度下和在足够长的时间内退 火，以实现比初始体缺陷密度210低至少10倍的体缺陷密度214和/或比 初始表面粗糙度212大至少5倍的RMS表面粗糙度215。在另一实施例中， 层206在足够高的温度下和在足够长的时间内退火，以实现比层206中的 1E7个缺陷/cm2小的体缺陷密度214和/或大于20nm的在层206的顶表面 208上的RMS表面粗糙度215。在实施例中，层206在大约600℃和800℃ 之间的温度下和在大约1小时到2小时的一段时间内退火。例如，GaAs层 206可在大约700℃下退火大约1小时，InAs层206可在大约600℃下退 火大约1小时，以及SiGe层206可取决于Ge内含物在大约600-800℃下 退火大约1-2小时。层206可在同一室内(原位)退火，层206被沉积在 该室内。在一个实施例中，在层206被沉积之后并在退火之前，层206未 暴露于大气中的氧或水蒸气。

参考流程图100中的步骤108和相应的图2D，层206被抛光以形成具 有晶格常数的抛光表面216。层206可以使用常规方法在常规化学机械抛光 (CMP)装置中被抛光。在抛光期间，层206的顶表面208被抛掉，且层 206的厚度稍微减小。抛光表面216的晶格常数对于层206具有均匀晶格常 数(即，晶格常数在整个层206中是均匀的)的实施例而言是可易于确定 的。对于这样的实施例，抛光表面216的晶格常数近似等于层206的顶表 面208的晶格常数。在一个这样的实施例中，抛光表面216和顶表面208 的晶格常数大于表面202的顶表面204的晶格常数。在抛光表面216的晶 格常数中的这样的确定性提供可制造性优点，其中随后沉积的层的晶格常 数可被准确地控制为与抛光表面216的晶格常数相兼容。抛光表面216具 有在退火之后明显低于RMS表面粗糙度215的RMS表面粗糙度217。在 一个实施例中，抛光表面216具有小于1nm的RMS表面粗糙度。理想地， 抛光表面216具有小于0.5nm的RMS表面粗糙度217。在特定的实施例中， 抛光表面216具有小于1nm的RMS表面粗糙度217和具有小于10nm的 峰到谷表面粗糙度范围。峰到谷表面粗糙度范围是在抛光表面216上的最 高和最低地形点之间的距离。

虽然没有在图2D中示出，由于在步骤108中使层206在抛光过程期 间暴露于水和空气，氧化层可能在层206的抛光表面216上形成。为了成 功的随后器件集成和性能，氧化层可能需要在随后的处理步骤之前从抛光 表面216去除。在一个实施例中，氧化层在沉积第二层218的随后步骤110 之前从抛光表面216去除。可使用常规湿或干蚀刻方法和/或通过热解吸来 去除氧化层。理想地，氧化层紧接着在沉积第二层218之前且在第二层218 被沉积的同一室中被去除。

参考流程图100中的步骤110和相应的图2E，第二层218沉积在抛光 表面216之上。第二层218带有具有晶格常数的顶表面220。在一个实施例 中，层218是外延生长的半导体晶体膜，例如GaAs、SiGe、GaAsSb、AlAsSb、 AlGaSb、GaSbP、InAlAs、InGaAs和InP。第二层218可使用常规方法沉 积在常规外延化学气相沉积室中。第二层218具有初始体缺陷密度222和 初始表面粗糙度224。

第二层218可直接沉积在抛光表面216上。可选地，一个或多个其它 层可沉积在抛光表面216和第二层218之间。例如，初始层(未示出)可 在沉积第二层218之前沉积在抛光表面216上。在实施例中，初始层可用 作在层206和第二层218之间的过渡，其中初始层具有与抛光表面216的 晶格常数近似相等的晶格常数。初始层可紧接着在第二层218之前、在与 第二层218同一室中(即，与第二层218原位)并在连续的处理步骤中被 沉积。

根据实施例，在流程图100中描述的方法形成图2E所示的结构230。 结构230可以是半导体结构，半导体器件(例如晶体管或发光二极管(LED)) 在半导体结构上形成。结构230包括具有顶表面204的衬底202，该顶表面 204具有晶格常数。层206布置在衬底202的顶表面204上。层206具有晶 格常数与衬底202的顶表面204的晶格常数不同(晶格常数失配)的抛光 表面216。层206具有小于1E7个缺陷/cm2的体缺陷密度214，且抛光表 面216具有小于1nm的均方根表面粗糙度。第二层218布置在抛光表面 216之上。在一个实施例中，第二层直接位于抛光表面216上。在另一实施 例中，具有与抛光表面216的晶格常数近似相等的晶格常数的初始层布置 在抛光表面216上，且第二层218布置在初始层上。第二层218带有具有 晶格常数的顶表面220。

在实施例中，第二层218是器件层，诸如半导体晶体管的器件形成在 该器件层上。在一个这样的实施例中，层218具有与顶表面220的晶格常 数近似相等的均匀晶格常数。顶表面220的晶格常数可近似等于抛光表面 216的晶格常数。例如，第二层218可以是InGaAs器件层，且层206可以 是InP缓冲层，其中InGaAs器件层与InP缓冲层的顶表面晶格匹配。因为 第二层218与抛光表面216晶格匹配，第二层218可形成有低体缺陷密度， 且对于成功的器件集成和性能而言将无需随后的退火。可选的缓冲步骤可 随后被执行以提供平滑的顶表面220。可选地，顶表面220的晶格常数可以 不同于抛光表面216的晶格常数(晶格常数失配)。例如，层218可以是 Ge器件层，而206可以使SiGe缓冲层，其中由于与SiGe缓冲层的顶表面 相比具有较大的晶格常数，Ge器件层被晶格应变。

在第二层218是器件层的实施例中，第二层218可至少形成量子阱层 的部分。在实施例中，第二层218是形成活性区域堆叠体的部分的器件层， 活性区域堆叠体可包括量子阱层、栅极氧化层、上部阻挡层和覆盖层。在 实施例中，第二层218可以是用于制造平面或非平面半导体晶体管器件的 器件层。平面晶体管器件可包括平面金属氧化物半导体场效应晶体管 (MOSFET)。非平面晶体管器件可包括鳍式场效应晶体管(FINFET)，例 如双栅极晶体管器件、三栅极晶体管器件、或栅绕式(GAA)器件(例如 纳米线或纳米带器件)。第二层218还可以是用于制造半导体层的器件层， 以形成多沟道器件的垂直阵列，例如栅绕式多纳米线沟道器件，其中单个 栅电极包围多个垂直布置的纳米线。

在另一实施例中，第二层218是额外的部分或区段，以提供在层206 和随后沉积的器件层之间逐渐变化的额外晶格。在一个这样的实施例中， 第二层218的顶表面220具有与抛光表面216的晶格常数失配。在一个实 施例中，顶表面220的晶格常数大于抛光表面216的晶格常数。在另一实 施例中，顶表面220的晶格常数小于抛光表面216的晶格常数。在抛光表 面216和顶表面220之间的晶格常数失配至少大约1％，且在特定的实施例 中在大约2％和4％之间。在一个实施例中，第二层218可具有与顶表面220 的晶格常数相等的均匀晶格常数。在另一实施例中，晶格常数可在抛光表 面216和顶表面220之间的第二层218中逐渐地或以离散阶跃方式改变。 在实施例中，第二层218被沉积到一厚度，该厚度能够实现在抛光表面216 和第二层218的顶表面220之间的晶格常数失配至少1％且在特定的实施例 中在大约2％和4％之间。

在第二层218是在第二层206和随后沉积的器件层之间形成的缓冲层 的另一实施例中，步骤106到110可在步骤110之后重复，如在图3所示 的流程图300中的步骤302到306所表示的。图4A到4C是示出一个这样 的实施例的相应截面图。步骤102到110在较早时候被描述。参考流程图 300中的步骤302和相应的图4A，第二层218被退火。对使第二层218退 火的描述类似于在步骤106中使层206退火。第二层218可在富含第V组 蒸气(例如砷和磷)的大气中退火，以促进材料稳定性并维持化学计量比。 在一个实施例中，第二层218在足够高的温度下和在足够长的时间内退火， 以实现比初始体缺陷密度222低至少10倍的体缺陷密度402和/或比初始 表面粗糙度224大至少5倍的RMS表面粗糙度404。在另一实施例中，第 二层218在足够高的温度下和在足够长的时间内退火，以实现在第二层218 中的小于1E7个缺陷/cm2的体缺陷密度402和/或在第二层218的顶表面 220上的大于20nm的RMS表面粗糙度404。在特定的实施例中，第二层 218在大约600℃和800℃之间的温度下和在大约1小时到2小时的一段时 间内退火。第二层218可在第二层218被沉积的同一室内(原位)退火。

参考流程图300中的步骤304和相应的图4B，第二层218被抛光以形 成具有晶格常数的抛光表面406。对抛光第二层218的描述类似于在步骤 108中对层206抛光。抛光表面406具有在退火之后明显低于RMS表面粗 糙度404的RMS表面粗糙度407。在一个实施例中，抛光表面406具有小 于1nm的均方根(RMS)表面粗糙度。理想地，抛光表面406具有小于 0.5nm的RMS表面粗糙度。在特定的实施例中，抛光表面406具有小于1 nm的RMS表面粗糙度和小于10nm的峰到谷表面粗糙度范围。

虽然没有在图4B中示出，由于在步骤304中使第二层218在抛光过 程期间暴露于水和空气，氧化层可在第二层218的抛光表面406上形成。 在一个实施例中，氧化层在沉积第三层408的随后步骤306之前从抛光表 面406去除。

参考流程图300中的步骤306和相应的图4C，第三层408沉积在抛光 表面406之上。第三层408带有具有晶格常数的顶表面410。对沉积第三层 408的描述类似于在步骤110中沉积层218。在一个实施例中，第三层408 可直接沉积在抛光表面406上。在另一实施例中，初始层(未示出)可在 沉积第三层408之前沉积在抛光表面406上。初始层可用作在第二层218 和第三层408之间的过渡，其中初始层具有与抛光表面406的晶格常数近 似相等的晶格常数。在实施例中，第三层408可以是外延生长的半导体半 导体晶体膜，例如GaAs、SiGe、GaAsSb、AlAsSb、AlGaSb、GaSbP、InAlAs、 InGaAs和InP。在实施例中，第三层403是器件层，诸如半导体晶体管的 器件形成在该器件层上。在这样的实施例中，第三层408具有与顶表面410 的晶格常数近似相等的均匀晶格常数。顶表面410的晶格常数可近似等于 或不同于抛光表面406的晶格常数。在特定的实施例中，衬底202是单晶 硅衬底，层206是Si_0.7Ge_0.3缓冲层，第二层218是Si_0.3Ge_0.7缓冲层，且第 三层408是Ge器件层。虽然没有在图4C中示出，形成充分完成的器件还 可包括形成量子阱层、隔板层、掺杂层、上部阻挡层和接触覆盖层。

在另一实施例中，第三层408可以是第三缓冲层，以提供在第二层218 和随后沉积的器件层之间逐渐变化的额外的晶格。在这样的实施例中，步 骤302到306可重复一到多次，以形成在层408之上具有减小的体缺陷密 度和减小的表面粗糙度的额外抛光层。在这样的实施例中，顶表面410的 晶格常数可不同于抛光表面406的晶格常数。第三层408可具有与顶表面 410的晶格常数相等的均匀晶格常数。可选地，第三层408可具有随着厚度 而改变的逐渐变化的晶格常数。

在流程图300中描述的方法形成图4C所示的结构420。结构420包括 图2E所示的前面描述的结构230。此外，第二层218带有具有晶格常数的 抛光表面406。第二层具有小于1E7个缺陷/cm2的体缺陷密度402，且抛 光表面406具有小于1nm的RMS表面粗糙度。在实施例中，抛光表面406 的晶格常数不同于抛光表面216的晶格常数。带有具有晶格常数的顶表面 410的第三层408布置在抛光表面406之上。

在本发明的额外实施例中，可形成高宽比捕获(ART)特征。ART特 征用于通过提供非晶体侧壁来防止在衬底和下面的层中的体缺陷迁移到随 后形成的器件层，缺陷可终止于该非晶体侧壁。图5是示出根据本发明实 施例的在非天然表面上形成具有减小的表面粗糙度和体缺陷密度的异质层 的方法的流程图500。图6A到6K是示出一个这样的实施例的相应截面图。 前面详细描述了提供衬底202的步骤102。参考步骤502和相应的图6A， 该方法还包括在衬底202的顶表面204上形成多个第一ART特征606。多 个第一ART特征606可包括具有非成核表面的任何公知材料，半导体外延 膜不在非成核表面上生长。理想地，多个第一ART特征606由电介质材料 (例如SiO₂、掺杂SiO₂、SiON、SiN、SiC、SiCN和SiOC)形成。多个第 一ART特征可通过首先在如图6A所示的衬底202的顶表面204上沉积电 介质层602来形成。电介质层602可以使用常规光刻法和蚀刻方法来被图 案化，以形成具有宽度607的ART特征606，如图6B所示。多个第一ART 特征606被图案化，使得它们间隔开以形成多个第一ART沟槽608。在实 施例中，在多个第一ART特征606之间的间隔足以在每个ART沟槽608 之上形成至少10个半导体器件。在特定的实施例中，在多个第一ART特 征606之间的间隔在大约50-100nm之间。在实施例中，多个第一ART沟 槽具有大于1的高宽比。沟槽的高宽比是沟槽的深度与沟槽的宽度之比。

参考流程图500中的步骤504和相应的图6C，层626沉积在衬底202 的顶表面204上和多个第一ART沟槽608中。流程图500中的步骤504类 似于流程图100中的步骤104。因此，层626的描述类似于图2B中的层206 的描述。层626不在多个第一ART特征606的顶表面604上形成。层626 被沉积到在顶表面604之上足够高的厚度以使随后的抛光能够形成与顶表 面604近似在同一平面上的抛光表面636。层626具有初始体缺陷密度630 和初始表面粗糙度632。

参考流程图500中的步骤506和相应的图6D，层626接着被退火。步 骤506的退火过程的描述类似于前面在流程图100的步骤106中描述的退 火过程。在一个实施例中，层626在足够高的温度下和在足够长的时间内 退火，以实现比初始体缺陷密度630低至少10倍的体缺陷密度634和/或 比初始表面粗糙度632大至少5倍的RMS表面粗糙度635。在另一实施例 中，层626在足够高的温度下和在足够长的时间内退火，以实现小于层626 中的1E7个缺陷/cm2的体缺陷密度634和/或在层626的顶表面628上的大 于20nm的RMS表面粗糙度。在特定的实施例中，层626在大约600℃和 800℃之间的温度下和在大约1小时到2小时的一段时间内退火。

参考流程图500中的步骤508和相应的图6E，层626接着被抛光以形 成抛光表面636。步骤508的抛光过程的描述类似于前面在流程图100的步 骤108中描述的退火过程。在抛光期间，层626被抛掉，使得抛光表面636 与顶表面604近似在同一平面上。在一个实施例中，抛光表面636具有小 于1nm的RMS表面粗糙度637。理想地，抛光表面636具有小于0.5nm 的RMS表面粗糙度637。在特定的实施例中，抛光表面636具有小于1nm 的RMS表面粗糙度和小于10nm的峰到谷表面粗糙度范围。

在另一实施例中，多个第二ART特征610可在多个第一ART特征606 之上形成。多个第二ART特征610以与多个第一ART特征604类似的方 式形成。多个第二ART特征610可与多个第一ART特征606类似地由非 成核非晶体材料形成。多个第二ART特征610可通过首先将电介质层608 (例如SiO₂、掺杂SiO₂、SiON、SiN、SiC、SiCN和SiOC)沉积在如图 6F所示的顶表面604和抛光表面216上来形成。电介质层618可接着使用 常规光刻法和蚀刻方法来被图案化，以形成如图6G所示的多个第二ART 特征610。多个第二ART特征610被间隔开，以形成多个第二ART沟槽 612。在实施例中，在多个第二ART特征610之间的间隔足以在每个ART 特征612之上形成至少10个半导体器件。在特定的实施例中，在多个第二 ART特征610之间的间隔在大约50-100nm之间。在实施例中，多个第二 ART沟槽612具有大于1的高宽比。

接着，步骤504到508在步骤510之后重复，如在流程图500中的步 骤512到516所表示的。参考流程图500中的步骤512，第二层638沉积在 抛光表面636之上和在多个第二ART沟槽612中。在一个实施例中，第二 层638直接沉积在抛光表面636上。在另一实施例中，初始层(未示出) 可在沉积第二层638之前沉积在抛光表面636上。初始层可用作在层626 和第二层638之间的过渡，其中初始层具有与抛光表面636的晶格常数近 似相等的晶格常数。第二层638不在多个第二ART特征610的顶表面614 上形成。第二层638被沉积到在顶表面614之上足够高的厚度，以使随后 的抛光能够形成与顶表面614近似在同一平面上的抛光表面646。参考步骤 514和516，第二层638被退火和抛光以形成抛光表面646，如图6H所示。 步骤512到516的描述类似于在流程图500中的步骤504到508的前面描 述。在实施例中，在流程图500的步骤516中形成的抛光表面646与顶表 面614近似在同一平面上。接着，在流程图500的步骤518中，第三层648 沉积在抛光表面646之上。在实施例中，如图6I所示，层648可直接沉积 在抛光表面646上，并可生长和合并以在抛光表面646和顶表面614上形 成单个连续层。

在实施例中，如图6I所示，多个第二ART特征610被图案化，使得 它们与多个第一ART特征606对齐。在这样的实施例中，多个第二ART 特征610可具有与多个第一ART特征的宽度607近似相等的宽度620。可 选地，如图6J所示，多个第二ART特征610可具有比多个第一ART特征 的宽度607大的宽度622。

在又一实施例中，如图6K所示，多个第三ART特征660可使用与在 流程图500的步骤510中描述的类似的方法在顶表面614上形成。多个第 三ART特征660可间隔开以形成在多个第三ART特征660之间的多个第 三ART沟槽。在这样的实施例中，第三层648沉积在抛光表面646之上和 在多个第三ART特征660之间的多个第三ART沟槽中。

在本发明的实施例中，通过在流程图500中示出的方法来形成如图6I 所示的结构630。结构630包括具有顶表面204的衬底202，该顶表面204 具有晶格常数。多个第一ART特征606布置在衬底202的顶表面204上。 多个第一ART特征606间隔开以形成多个第一ART沟槽608。层626布置 在衬底202的顶表面204上和多个第一ART沟槽608中。层626具有抛光 表面636，该抛光表面636的晶格常数与衬底202的顶表面204的晶格常数 不同。层626具有小于1E7个缺陷/cm2的体缺陷密度634，且抛光表面636 具有小于1nm的均方根表面粗糙度。多个第一ART特征606具有与层626 的抛光表面636近似在同一平面上的顶表面604。多个第二ART特征610 布置在多个第一ART特征606之上并与多个第一ART特征606对齐。多 个第二ART特征610形成多个第二ART沟槽612。第二层638布置在抛光 表面636之上和多个第二ART沟槽612中。第二层638带有具有晶格常数 的抛光表面646。在实施例中，抛光表面646的晶格常数不同于抛光表面 636的晶格常数。第二层638具有小于1E7个缺陷/cm2的体缺陷密度642， 且抛光表面646具有小于1nm的RMS表面粗糙度。第三层648布置在抛 光表面646和多个第二ART特征610的顶表面614之上。第三层648带有 具有晶格常数的顶表面650。

如前所述，氧化层可由于使该层在抛光期间暴露于水和空气而形成。 为了成功的随后器件集成和性能，氧化层可能需要在随后的处理步骤之前 从抛光表面去除。然而，在某些实施例中，该层可能由形成使用成本有效 和可制造的方法不易于去除的氧化层的材料(例如含铝化合物)组成。在 这样的实施例中，覆盖层可能需要在抛光过程之前沉积在该层之上。覆盖 层由具有晶格常数的任何公知的材料组成，当该材料在抛光期间暴露于水 和空气时形成可使用成本有效和可制造的方法去除的氧化物。本发明的实 施例可包括沉积这样的覆盖层。图7是表示根据一个这样的实施例的在非 天然表面上形成具有减小的表面粗糙度和体缺陷密度的异质层的方法的流 程图700。图8A到8G是示出一个这样的实施例的相应截面图。参考图7， 前面详细描述了流程图700中的步骤102到106。参考流程图700中的步骤 702和相应的图8A，该方法还包括将覆盖层802沉积在层206的顶表面208 上。覆盖层802用作防止层206在抛光期间氧化的屏障。当在抛光期间被 暴露于氧化剂(例如水、氧、臭氧、CO等)时，覆盖层802形成可使用成 本有效和可制造的方法(例如常规化学蚀刻方法)去除的氧化物。理想地， 覆盖层802是单晶半导体材料，例如但不限于GaAs、SiGe、GaAsSb、GaSbP、 InGaAs和InP。覆盖层802可使用常规方法沉积在常规分子束外延或外延 化学气相沉积室中。层206的沉积和退火以及覆盖层802的沉积可在同一 室中和在连续处理步骤中被执行。在实施例中，覆盖层802可具有与层206 的顶表面208的晶格常数近似相等的均匀晶格常数。由于在覆盖层802和 层206的顶表面208之间的晶格匹配，具有将不干扰随后的器件集成或性 能的低初始体缺陷密度804的覆盖层802被沉积。所沉积的覆盖层802可 符合退火后的层206的表面粗糙度215，并可本身具有在顶表面808上的足 够的表面粗糙度806。在不暴露层206的任何部分而氧化的随后抛光步骤 704之后，覆盖层802被沉积到足以实现抛光的覆盖表面610的厚度。

参考流程图700中的步骤704和相应的图8B，覆盖层802被抛光以形 成抛光的覆盖表面810。覆盖层802可使用常规方法在常规化学机械抛光 (CMP)装置中被抛光。在抛光期间，顶表面808被抛掉，且覆盖层802 的厚度减小。在实施例中，覆盖层802被抛光到剩余厚度812，其足够厚以 防止顶表面208在抛光期间氧化，但足够薄以不干扰随后的器件集成或性 能。抛光的覆盖表面810具有明显低于初始表面粗糙度806的表面粗糙度 813。在一个实施例中，抛光的覆盖表面810具有小于1nm的RMS表面粗 糙度。在另一实施例中，抛光的覆盖表面810具有小于0.5nm的RMS表 面粗糙度。在特定的实施例中，抛光的覆盖表面810具有小于1nm的RMS 表面粗糙度和小于10nm的峰到谷表面粗糙度范围。峰到谷表面粗糙度范 围是在抛光的覆盖表面810上的最高和最低地形点之间的距离。

虽然没有在图8B中示出，由于在流程图700中的步骤704中使覆盖表 面802在抛光过程期间暴露于水和空气，因此氧化层可在抛光的覆盖表面 810上形成。为了成功的随后器件集成和性能，氧化层可能需要在随后的处 理步骤之前从抛光的覆盖表面810去除。在一个实施例中，氧化层在沉积 第二层218的随后步骤706之前从抛光的覆盖表面810去除。理想地，在 第二层218随后被沉积的同一室中(原位)去除氧化层。在实施例中，使 用成本有效和可制造的方法来去除氧化层。例如，可使用常规干蚀刻法以 常规干蚀刻气体化学物质来去除氧化层。

参考流程图700中的步骤706和相应的图8C，第二层814沉积在抛光 的覆盖表面810之上。在一个实施例中，第二层814可直接沉积在抛光的 覆盖表面810上。在另一实施例中，初始层(未示出)可在沉积第二层814 之前沉积在抛光的覆盖表面810上。初始层可用作在抛光的覆盖表面810 和第二层814之间的过渡，其中初始层具有与抛光的覆盖表面810的晶格 常数近似相等的晶格常数。在一个实施例中，第二层814是外延生长的半 导体晶体膜，例如但不限于GaAs、SiGe、GaAsSb、AlAsSb、AlGaSb、GaSbP、 InAlAs、InGaAs和InP。第二层814可使用常规方法沉积在常规外延化学 气相沉积室中。第二层814带有具有晶格常数的顶表面816。在一个实施例 中，顶表面816的晶格常数近似等于抛光的覆盖表面810的晶格常数。在 另一实施例中，第二层814的顶表面816具有与抛光的覆盖表面810的晶 格失配。在实施例中，在抛光的覆盖表面810和第二层814的顶表面816 之间的晶格常数失配至少大约1％，且在特定的实施例中在大约2％和4％ 之间。第二层814可被沉积到实现至少大约1％且在特定的实施例中在大约 2％和4％之间的在抛光的覆盖表面810和第二层814的顶表面816之间的 晶格常数失配的厚度。第二层814具有初始体缺陷密度818和初始表面粗 糙度820。

在本发明的另一实施例中，流程图700中的步骤106、702、704和706 可在如步骤708、710、712和714所示出的步骤706之后重复。参考流程 图700中的步骤708和相应的图8D，第二层814被退火。对使第二层814 退火的描述类似于在流程图100的步骤106中使层206退火。在一个实施 例中，第二层814在足够高的温度下和在足够长的时间内退火，以实现比 初始体缺陷密度818低至少10倍的体缺陷密度822和比初始表面粗糙度 820大至少5倍的RMS表面粗糙度824。在实施例中，第二层814在足够 高的温度下和在足够长的时间内退火，以实现<1E7个缺陷/cm2的体缺陷密 度822和大于20nm的RMS表面粗糙度824。在特定的实施例中，第二层 814在大约600℃和800℃之间的温度下和在大约1小时到2小时的一段时 间内退火。

参考流程图700中的步骤710和相应的图8E，该方法还包括将覆盖层 826沉积在第二层814的顶表面816上。对将覆盖层826沉积在顶表面816 上的描述类似于将覆盖层802沉积在顶表面208上的描述。在实施例中， 覆盖层826包括具有晶格常数的任何公知的材料，当该材料在抛光期间暴 露于水和空气时形成可使用成本有效和可制造的方法去除的氧化物。理想 地，覆盖层826是外延生长的半导体晶体膜，例如但不限于GaAs、SiGe、 GaAsSb、GaSbP、InGaAs和InP。在实施例中，覆盖层826可具有与第二 层814的顶表面816的晶格常数近似相等的均匀晶格常数。在不暴露第二 层814的任何部分以氧化的随后抛光步骤712之后，覆盖层826被沉积到 足以实现抛光的覆盖表面836的厚度。

参考流程图700中的步骤712和相应的图8F，覆盖层826被抛光以形 成抛光的覆盖表面836。抛光覆盖层826的描述类似于抛光覆盖层802的较 早时候的描述。在实施例中，覆盖层826被抛光到剩余厚度834，其足够厚 以防止顶表面816在抛光期间氧化，但足够薄以不干扰器件集成或性能。 所形成的抛光的覆盖表面836具有明显低于初始RMS表面粗糙度832的 RMS表面粗糙度837。在实施例中，抛光的覆盖表面836具有小于1nm的 RMS表面粗糙度。在另一实施例中，抛光的覆盖表面836具有小于0.5nm 的RMS表面粗糙度。在特定的实施例中，抛光的覆盖表面836具有小于1 nm的RMS表面粗糙度和小于10nm的峰到谷表面粗糙度范围。

类似于抛光的覆盖表面810，由于在流程图700中的步骤712中使覆 盖表面826在抛光过程期间暴露于水和空气，因此氧化层(未示出)可在 抛光的覆盖表面836上形成。在实施例中，这样的氧化层在将第三层838 沉积在抛光的覆盖表面836之上的流程图700中的随后步骤714之前从抛 光的覆盖表面836去除。

参考流程图700中的步骤714和相应的图8G，第三层838沉积在抛光 的覆盖表面836之上。沉积第三层838的描述类似于沉积第二层814的早 些时候的描述。在一个实施例中，第三层838是外延生长的半导体晶体膜， 例如GaAs、SiGe、GaAsSb、AlAsSb、AlGaSb、GaSbP、InAlAs、InGaAs 和InP。第三层838可使用常规方法沉积在常规外延化学气相沉积室中。第 三层838带有具有晶格常数的顶表面840。在一个实施例中，顶表面840 的晶格常数近似等于抛光的覆盖表面836的晶格常数。在另一实施例中， 第三层838的顶表面840具有与抛光的覆盖表面836的晶格常数失配。在 实施例中，在抛光的覆盖表面836和第三层838的顶表面840之间的晶格 常数失配至少大约1％，且在特定的实施例中在大约2％和4％之间。在实施 例中，第三层838可被沉积到一厚度，该厚度能够实现在抛光的覆盖表面 836和第三层838的顶表面840之间的晶格常数失配至少大约1％且在特定 的实施例中在大约2％和4％之间。

在实施例中，通过在流程图700中表示的方法来形成图8C所示的结构 850。结构850包括具有顶表面204的衬底202，该顶表面204具有晶格常 数。层206布置在衬底202的顶表面204上并具有小于1E7个缺陷/cm2的 体缺陷密度214。层206具有顶表面208，该顶表面208的晶格常数与衬底 202的顶表面204的晶格常数的不同。覆盖层802布置在层206的顶表面 208上。覆盖层802具有与顶表面208的晶格常数近似相等的晶格常数，并 带有具有小于1nm的均方根表面粗糙度的抛光的覆盖表面810。第二层814 布置在抛光的覆盖表面810之上。在一个实施例中，第二层814布置在抛 光的覆盖表面810上。在另一实施例中，一个或多个其它层可布置在抛光 的覆盖层810和层814之间。第二层814带有具有晶格常数的顶表面816。

在另一实施例中，如图8G所示，通过在流程图700中表示的方法来 形成结构860。结构860由图8C中的结构850组成。此外，第二层814具 有小于1E7个缺陷/cm2的体缺陷密度822。结构860还包括布置在第二层 814的顶表面816上的覆盖层826，如图8G所示。覆盖层826具有与顶表 面816的晶格常数近似相等的晶格常数，并具有均方根表面粗糙度小于1 nm的抛光的覆盖表面836。带有具有晶格常数的顶表面840的第三层838 布置在抛光的覆盖表面836之上。

用于在非天然表面上形成具有减小的表面粗糙度和体缺陷密度的异质 层的方法的另外的实施例可包括重复流程图700中的步骤708到714一次 或多次，以在层838之上形成具有减小的表面粗糙度和体缺陷密度的额外 层和/或覆盖层。本发明的另外的实施例还可包括在流程图300、500和700 中描述的步骤的不同组合。例如，在图9A所示的实施例中，方法可包括首 先形成具有低体缺陷密度214的层206和在衬底202的顶表面204上的抛 光表面216，并接着通过遵循流程图300的步骤102到110在抛光表面216 上形成第二层218。第二层218的体缺陷密度可接着减小，且具有抛光的覆 盖表面的覆盖层826可通过遵循流程图700中的步骤708到712在第二层 218上形成。最后，第三层838可通过遵循流程图700中的步骤714在层 218之上形成。在图9A中示出使用这样描述的方法形成的所产生的结构 910。结构910包括带有具有晶格常数的顶表面204的衬底202。层206布 置在衬底202的顶表面204上。层206具有抛光表面216，该抛光表面216 的晶格常数与衬底202的顶表面204的晶格常数不同。层206具有小于1E7 个缺陷/cm2的体缺陷密度214，且抛光表面216具有小于1nm的均方根表 面粗糙度。带有具有晶格常数的顶表面220的第二层218布置在抛光表面 216之上。在实施例中，顶表面204的晶格常数不同于抛光表面216的晶格 常数。第二层218具有小于1E7个缺陷/cm2的体缺陷密度402。覆盖层826 布置在层218的顶表面220上。覆盖层826具有与顶表面220的晶格常数 近似相等的晶格常数，并具有均方根表面粗糙度小于1nm的抛光的覆盖表 面836。带有具有晶格常数的顶表面840的第三层838布置在抛光的覆盖表 面836之上。在一个实施例中，顶表面840的晶格常数近似等于抛光的覆 盖表面836的晶格常数。在另一实施例中，顶表面840的晶格常数不同于 抛光的覆盖表面836的晶格常数。在特定的实施例中，衬底202是单晶硅 衬底，层206是GaAs缓冲层，层218是In_XAl_1-XAs缓冲层，其中X范围 从0-70％，覆盖层826是InP覆盖层，并且层838是与InP覆盖层826晶格 匹配的InGaAs器件层。

在另一实施例中，方法可包括首先在衬底202的顶表面204上形成具 有低缺陷密度的层206，在层206上形成具有抛光的覆盖表面810的覆盖层 802，以及通过在遵循流程图700中的下列步骤102、104、106、702、704 和706在抛光的覆盖表面810之上形成第二层814。流程图300中的步骤 302到306可接着随后被遵循，以在第二层814中实现低体缺陷密度822， 从而在第二层814上形成抛光表面842，并在第二层814之上形成第三层 844。在图9B中示出使用这样描述的方法形成的所产生的结构920。结构 920包括具有顶表面204的衬底202，该顶表面204具有晶格常数。层206 布置在衬底202的顶表面204上，并具有小于1E7个缺陷/cm2的体缺陷密 度214。层206具有顶表面208，该顶表面208的晶格常数与衬底202的顶 表面204的晶格常数不同。覆盖层802布置在层206的顶表面208上。覆 盖层802具有与顶表面208的晶格常数近似相等的晶格常数，并具有均方 根表面粗糙度小于1nm的抛光的覆盖表面810。第二层814布置在抛光的 覆盖表面810之上。第二层814可带有具有晶格常数的抛光表面842。在实 施例中，抛光表面842的晶格常数不同于抛光的覆盖表面810的晶格常数。 第二层814具有小于1E7个缺陷/cm2的体缺陷密度822，且抛光表面842 具有小于1nm的RMS表面粗糙度。带有具有晶格常数的顶表面846的第 三层844布置在抛光的表面842之上。

在又一实施例中，方法可包括：形成一个或多个异质层，每个异质层 具有低体缺陷密度和抛光表面；形成一个或多个异质层，每个异质层具有 低体缺陷密度且每个异质层带有具有抛光的覆盖表面的覆盖层；以及形成 ART特征。一个这样的实施例由图10中的流程图1000表示。该方法包括 在流程图500中的步骤102和502-514之后添加流程图700中的步骤 710-714。使用在流程图1000中阐述的方法形成如图11所示的结构1100。 结构1100包括具有顶表面204的衬底202，该顶表面204具有晶格常数。 多个第一ART特征606在衬底202的顶表面204上形成，如在流程图1000 的步骤502中阐述的。多个第一ART特征被间隔开，以形成多个第一ART 沟槽608。层626布置在衬底202的顶表面204上和多个第一ART沟槽608 中，如在流程图1000的步骤504中阐述的。层626如在流程图1000的步 骤506中阐述的被退火，以将体缺陷密度减小到小于1E7个缺陷/cm2。层 626然后如在流程图1000的步骤508中阐述的被抛光，以产生均方根表面 粗糙度小于1nm的抛光表面636。抛光表面636具有与衬底202的顶表面 204的晶格常数不同(晶格常数失配)的晶格常数。多个第一ART特征606 具有与层626的抛光表面636近似在同一平面上的顶表面604。多个第二 ART特征610在多个第一ART特征608之上形成并与多个第一ART特征 608对齐，如在流程图1000的步骤502中阐述的。多个第二ART特征610 形成多个第二ART沟槽612。第二层638布置在抛光表面626之上和多个 第二ART沟槽612中，如在流程图1000的步骤512中阐述的。第二层638 带有具有晶格常数的顶表面。在实施例中，第二层638的顶表面的晶格常 数不同于抛光表面626的晶格常数。第二层638如在流程图1000的步骤514 中阐述的被退火，以将体缺陷密度减小到小于1E7个缺陷/cm2。除了覆盖 层826沉积在多个第二ATY沟槽612中的第二层638的顶表面上而不是在 第二层814的顶表面上以外，覆盖层826然后如在流程图1000的步骤710 中阐述的被沉积。覆盖层826具有与第二层638的顶表面的晶格常数近似 相等的晶格常数。覆盖层826被抛光以形成均方根表面粗糙度小于1nm的 抛光的覆盖表面636，如在流程图1000的步骤712中阐述的。在一个实施 例中，多个第二ART特征610具有与抛光的覆盖表面836近似在同一平面 上的顶表面614。带有具有晶格常数的顶表面840的第三层838然后沉积在 抛光的覆盖表面836之上，如在流程图1000的步骤714中阐述的。虽然没 有在图11中示出，在实施例中，第三层814可能生长过度，从而形成在顶 表面614和抛光的覆盖表面810之上的连续层。在另一实施例中，多个第 三ART特征(未示出)可在多个第二ART特征之上形成，且第三层814 形成在多个第三ART特征之间。

在又一实施例中，方法可包括在具有低体缺陷密度的异质层的抛光表 面上形成ART特征以及在ART特征之间的ART沟槽中形成具有低体缺陷 密度的异质层。在ART沟槽中的异质层可被形成为具有抛光表面。例如， 在一个这样的实施例中，该方法包括流程图100的步骤102-108，之后是流 程图500的步骤502-506，以及之后是流程图500的步骤508。可选地，具 有抛光覆盖表面的覆盖层可在ART沟槽中的异质层上形成。在一个这样的 实施例中，该方法包括流程图100的步骤102-108，之后是流程图500的步 骤502-506，以及随后是流程图700的步骤702-706，如在图12中所示的流 程图1200所表示的。可使用在流程图1200中阐述的方法来形成如图13所 示的结构1300。结构1300包括带有具有晶格常数的顶表面204的衬底202。 具有与衬底202的顶表面204的晶格常数不同的晶格常数的层206被沉积 在衬底202的顶表面上，如在流程图1200的步骤104中阐述的。层206如 在流程图1200的步骤106中阐述的被退火，以将体缺陷密度减小到小于1E7 个缺陷/cm2。层206然后如在流程图1200的步骤108中阐述的被抛光，以 形成具有小于1nm的均方根表面粗糙度的抛光表面216。接着，除了ART 特征606在层206的抛光表面216而不是衬底202的顶表面204上形成以 外，ART特征606如在流程图1200的步骤502中阐述的被形成。ART特 征606被间隔开，以在ART特征606之间形成ART沟槽。层626如在流 程图1200的步骤504中阐述的沉积在ART沟槽中，除了层626沉积在层 206的抛光表面216而不是衬底202的顶表面204上且层626的顶表面626 在ART特征606的顶表面604之下而不是之上以外。在实施例中，层626 的顶表面628的晶格常数不同于(晶格常数失配)层206的抛光表面216 的晶格常数。层626如在流程图1200的步骤506中阐述的被退火，以将体 缺陷密度减小到小于1E7个缺陷/cm2。在实施例中，除了覆盖层802沉积 在ART沟槽中的层626的顶表面628上而不是层206的顶表面208上以外， 覆盖层802可如在流程图1200的步骤702中阐述的被形成。覆盖层802具 有与层626的顶表面628的晶格常数近似相等的晶格常数。覆盖层802如 在流程图1200的步骤704中阐述的被抛光，以产生均方根表面粗糙度小于 1nm的抛光表面810。在实施例中，多个ART特征606的顶表面604与抛 光的覆盖表面810近似在同一平面上。带有具有晶格常数的顶表面1304的 层1302然后沉积在抛光的覆盖表面810之上，如在流程图1200的步骤1202 中阐述的。在实施例中，第三层1302只在覆盖层810上形成。虽然没有在 图13中示出，在实施例中，层1302可能生长过度，从而形成在抛光的覆 盖表面810和ART特征606的顶表面604之上的连续层。在图13所示的 结构的特定实施例中，衬底202是硅，层206是GaAs，层626是InAlAs， 以及层802是InP。

在覆盖层没有在层626(未示出)的顶表面628上形成的实施例中， 层626在流程图1200的步骤504中被沉积，使得层626的顶表面628处于 ART特征606的顶表面604之上。层626接着如在流程图1200的步骤506 中阐述的被退火，以将体缺陷密度减小到小于1E7个缺陷/cm2。代替如在 流程图1200的步骤702中阐述的沉积覆盖层，层626如在流程图500的步 骤508中阐述的被抛光，以形成抛光表面636。层1302可接着沉积在层626 的抛光表面636之上而不是在抛光的覆盖表面810之上，如在流程图1200 的步骤1202中阐述的。在特定的实施例中，衬底202是硅，层206是GaAs， 以及层626是InAlAs。

图14示出根据本发明的一个实现方式的计算设备1400。计算设备1400 容纳母板1402。母板1402可包括多个部件，包括但不限于处理器1404和 至少一个通信芯片1406。处理器1404物理地和电气地耦合到母板1402。 在一些实现方式中，至少一个通信芯片1406也物理地和电气地耦合到母板 1402。在另外的实现方式中，通信芯片1406是处理器1404的部分。

根据其应用，计算设备1400可包括可以或可以不物理地和电气地耦合 到母板1402的其它部件。这些其它部件包括但不限于易失性存储器(例如 DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处 理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制 器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系 统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储 设备(例如硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)。

通信芯片1406实现用于数据往返计算设备1400的传输的无线通信。 术语“无线”及其派生词可用于描述可通过使用经由非固体介质的经调制 电磁辐射来传递数据的电路、设备、系统、方法、技术、通信通道等。该 术语并不暗示相关的设备不包含任何电线，虽然在一些实施例中它们可以 不包含电线。通信芯片1406可实现多种无线标准或协议中的任一个，包括 但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、 GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物以及被指定为3G、 4G、5G和更高代的任何其它无线协议。计算设备1400可包括多个通信芯 片1406。例如，第一通信芯片1406可专用于较短范围无线通信，例如Wi-Fi， 而第二通信芯片1406可专用于较长范围无线通信，例如GPS、EDGE、 GPRS、CDMA、WiMAX、LTE、Ev-DO等。

计算设备1400的处理器1404包括封装在处理器1404内的集成电路管 芯。在本发明的一些实现方式中，处理器的集成电路管芯包括根据本发明 的实现方式形成的一个或多个设备，例如晶体管形成在非天然表面上的具 有减小的表面粗糙度和体缺陷密度的异质层之上。术语“处理器”可以指 处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可存储在 寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。

通信芯片1406还可包括封装在通信芯片1406内的集成电路管芯。根 据本发明的另一实现方式，通信芯片的集成电路管芯包括一个或多个设备， 例如根据本发明的实现方式而形成的在非天然表面上的具有减小的表面粗 糙度和体缺陷密度的异质层之上形成的晶体管。

在另外的实现方式中，容纳在计算设备1200内的另一部件可包含集成 电路管芯，其包括根据本发明的实现方式形成的一个或多个设备，例如在 非天然表面上的具有减小的表面粗糙度和体缺陷密度的异质层之上形成的 晶体管。

在各种实现方式中，计算设备1400可以是膝上型计算机、上网本计算 机、笔记本计算机、智能电话、平板计算机、个人数字助理(PDA)、超移 动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机 顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频记录器。 在另外的实现方式中，计算设备1200可以是处理数据的任何其它电子设备。