具有共享电阻器串的数/模转换器

摘要

本发明揭示一种包含解码器及分辨率电路(103)的数/模转换器DAC。所述电路(103)具有多个电阻器(R-1到R-(M+2N))、第一组开关(SA-1到SA-(N+M))及第二组开关(SB-1到SB-(N+M))。所述电阻器布置成具有多个列及多个行的阵列，其中电阻器的数目为列数目及行数目中的至少一者的整数倍。所述电阻器以跳跃K型式耦合在一起以形成电阻器串(105)。来自所述第一及第二组开关的每一开关耦合到所述电阻器串，且所述第一及第二组开关各自布置成序列且彼此偏移一偏移值。所述第一及第二组开关还沿所述阵列的外围布置，使得来自所述第一组开关的每一开关位于接近于与其在来自所述第二组开关的所述序列中的对应开关相同的行或相同的列处且与所述行或所述列相关联。

说明书

技术领域

本发明一股来说涉及数/模转换器(DAC)，且更特定来说涉及具有共享电阻器串的 DAC。

背景技术

DAC为用于各种应用中的常见电路。通常，DAC包括输出基于数字信号的模拟信 号的切换式分压器。举例来说，分压器可为电阻器串或电阻器梯(通常称为R-2R电阻器 梯)，且可通过增加从DAC输出的电压电平的数目而增加分辨率。但在增加的分辨率的 情况下，存在面积或大小的增加，因此具有带高分辨率及小面积的DAC为高度合意的。 第6,937，178号、第7,259,706号、第7,414,561号及第7,532，140号美国专利中描述一些 常规DAC。

发明内容

实例性实施例提供一种设备。所述设备包括：多个电阻器，其布置成具有多个列及 多个行的阵列，且其中所述多个电阻器以跳跃K型式耦合在一起以形成电阻器串；第一 组开关，其中来自所述第一组开关的每一开关耦合到所述电阻器串；及第二组开关，其 中来自所述第二组开关的每一开关耦合到所述电阻器串，且其中所述第一及第二组开关 各自布置成序列且彼此偏移一偏移值，且其中所述第一及第二组开关沿所述阵列的外围 布置，使得来自所述第一组开关的每一开关位于接近于与其在来自所述第二组开关的所 述序列中的对应开关相同的行或相同的列处且与所述行或所述列相关联，且其中电阻器 的数目为以下各项中的至少一者：列数目及行数目中的至少一者的整数倍；或所述偏移 值的分数。

在实例性实施例中，第一及第二开关沿所述阵列的边缘布置成多个交错列。

在实例性实施例中，所述设备进一步包括：第一缓冲器，其耦合到来自所述第一组 开关的每一开关；及第二缓冲器，其耦合到来自所述第二组开关的每一开关。

在实例性实施例中，K为2，且所述偏移值为64。

在实例性实施例中，每一电阻器进一步包括硅铬电阻器。

在实例性实施例中，来自第一及第二组晶体管中的每一者的至少一个开关为传输 门。

在实例性实施例中，提供一种设备。所述设备包括：第一输出，其经配置以产生在 第一范围内的电压；第二输出，其经配置以产生在第二范围内的电压，其中所述第一与 第二范围彼此偏移一偏移电压；多个电阻器行，其中每一电阻器行包含一组电阻器，且 其中来自每一组电阻器的所述电阻器以跳跃K型式耦合在一起以形成电阻器串，且其中 电阻器的数目为行数目的整数倍；多个开关，其各自耦合到所述电阻器串，其中所述多 个开关包含：第一开关，其耦合到来自所述多个电阻器行中的第一电阻器行的第一电阻 器且经配置以将在所述第一范围内的第一电压提供到所述第一输出；及第二开关，其耦 合到来自所述多个电阻器行中的所述第一电阻器行的第二电阻器且经配置以将在所述 第二范围内的第二电压提供到所述第二输出，其中所述第一与第二电阻器彼此分离预定 组的电阻器，其中所述预定组内的电阻器的数目随K、所述电阻器行数目及所述偏移电 压而变，且其中所述第一与第二电压之间的差大致等于所述偏移电压。

在实例性实施例中，所述多个开关进一步包括第一组开关及第二组开关，且其中所 述第一组开关包含所述第一开关，且其中所述第二组开关包含所述第二开关。

在实例性实施例中，所述设备进一步包括：第一缓冲器，其耦合于来自所述第一组 开关的每一开关与所述第一输出之间；及第二缓冲器，其耦合于来自所述第二组开关的 每一开关与所述第二输出之间。

在实例性实施例中，所述第一及第二组开关布置成序列，使得从所述第一及第二组 的在所述序列中的对应开关输出的电压之间的差大致等于所述偏移电压。

在实例性实施例中，所述偏移电压与偏移值相关联。

在实例性实施例中，所述行数目为32。

在实例性实施例中，提供数/模转换器(DAC)。所述DAC包括：解码器，其经配置 以接收数字信号；分辨率电路，其耦合到所述解码器且经配置以产生模拟信号，其中所 述分辨率电路具有：第一输出，其经配置以产生在第一范围内的电压；第二输出，其经 配置以产生在第二范围内的电压，其中所述第一与第二范围彼此偏移一偏移电压；多个 电阻器行，其中每一电阻器行包含一组电阻器，且其中来自每一组电阻器的所述电阻器 以跳跃K型式耦合在一起以形成电阻器串，且其中电阻器的数目为行数目的整数倍；多 个开关，其各自耦合到所述电阻器串且由来自所述解码器的输出信号控制，其中所述多 个开关包含：第一开关，其耦合到来自所述多个电阻器行中的第一电阻器行的第一电阻 器且经配置以将在所述第一范围内的第一电压提供到所述第一输出；及第二开关，其耦 合到来自所述多个电阻器行中的所述第一电阻器行的第二电阻器且经配置以将在所述 第二范围内的第二电压提供到所述第二输出，其中所述第一与第二电阻器彼此分离预定 组的电阻器，其中所述预定组内的电阻器的数目随K、所述电阻器行数目及所述偏移电 压而变，且其中所述第一与第二电压之间的差大致等于所述偏移电压。

附图说明

图1是数/模转换器(DAC)的实例的图式。

图2及3是图1的分辨率电路的实例的图式；

图4是图2及3的使用跳跃2型式的电阻器阵列的实例的图式；

图5是图4的具有32行及10列的电阻器阵列的实例的图式；及

图6及7是图5的电阻器阵列的行及切换电路的布置的实例的图式。

具体实施方式

图1及2图解说明数/模转换器(DAC)100的实例性实施例。如所展示，DAC100一 股包括解码器101及分辨率电路103。解码器101一股经配置以接收数字输入信号DIN 且产生控制分辨率电路103内的开关以产生模拟输出信号AOUT的控制信号。分辨率电 路103一股包含电阻器串105，所述电阻器串包含在两个电压轨(即，VDD与接地)之间 彼此串联耦合在一起的电阻器R-1到R-(M+2N)。如所展示，此分辨率电路103能够从缓 冲器102及104(其可为差分的并跨越选定电阻器耦合且可为内插缓冲器)产生两个输出 信号OUT1及OUT2；更多输出信号也可为可能的。这些输出信号OUT1及OUT2(其可 称为A侧及B侧)是从单独组的开关或开关触排SA-1到SA-(N+M)及SB-1到SB-(N+M) (其可为传输门或晶体管开关(例如NMOS晶体管))产生的。在此配置中，在A侧与B侧 之间存在导致A侧及B侧能够输出在不同范围内的电压的偏移电压。举例来说，假设来 自轨VDD的供应电压为约5V，那么偏移电压可为约1V，其中A侧的电压范围为约0 V到约4V，且B侧的电压范围为约1V到约5V。此偏移电压一股通过具有电阻器的 数目的偏移值而实现。举例来说，使用上文所图解说明的A侧及B侧的电压范围及使用 具有320个电阻器的电阻器串，电阻器的数目的偏移值可为64，其中A侧将使用电阻 器R-1到R-256且B侧将使用电阻器R-65到R-320。另外，针对图1及2中所展示的实 例性配置，A侧及B侧各自使用相同数目个电阻器(即，N+M，其中M个电阻器重叠)， 但还可能具有不同数目个电阻器以及其它“侧”(例如C侧、D侧等等)。

为了制作此DAC100，通常将电阻器串105布局为电阻器阵列106(其具有若干列 及若干行)，如图3中所展示。在此配置中，开关触排108-A及108-B邻近于阵列106 的边缘且彼此交错。在阵列106的情况下，可由于制造阵列106中的工艺差异而存在阵 列106的列及行的方向上的电阻梯度。如果根据列或行布局将电阻器串105线性地耦合 在一起，那么这些电阻梯度可导致所述电阻器串中的不准确性。为克服此问题，以跳跃 K型式(其中K为跳跃数目)将电阻器R-1到R-(N+M)耦合在一起。图4中展示在列方向 上跳跃2布线型式的实例。如此实例中所展示，阵列106包含列110-1到110-R及行112-1 到112-L，且寻找行112-1与列110-1处的电阻器作为实例，其耦合到列110-1与行112-3 处的电阻器，从而跳跃列110-1与行112-2处的电阻器。此跳跃继续直到最后一行112-L， 且接着其循环到最后一列110-2。此耦合以此螺旋型式继续进行直到到达“中部”，在 所述点处螺旋型式反转方向。图5中可看到具有320个电阻器的电阻器串105的使用跳 跃2型式的电阻器阵列106的实例，其中由箭头标示“中部”中的反转。可与各种长度 的电阻器串105一起有利地采用其它跳跃K型式(例如跳跃4或跳跃8)。还可在行方向 上应用跳跃K型式，且还可沿阵列106的外围放置虚拟电阻器以补偿过蚀刻或其它工艺 相关问题。

通过使用此跳跃K型式，可减小列110-1到110-110-R的方向及行112-1到112-L 的方向上的电阻梯度的效应，且可有利地布置开关SA-1到SA-(N+M)及SB-1到SB-(N+M) 以减小用于路由的面积的量。通过使电阻器串105中的电阻器的总数目为行(或在开关 SA-1到SA-(N+M)及SB-1到SB-(N+M)被布置为与列相关联的情况下为列)的数目的整 数倍或为偏移值的分数，相关联开关(例如开关SA-1及SB-1)可在具有分离的情况下与 同一行(或在开关SA-1到SA-(N+M)及SB-1到SB-(N+M)被布置为与列相关联的情况下 为列)相关联，其中分离的电阻器的数目随行数目、跳跃数目K及偏移而变。耦合到同 一电阻器的开关(即，图6的实例中所展示的开关SA-97及SB-33)还可在阵列106的外 围处彼此耦合以进一步减小路由沟道的大小。

图6及7图解说明图5的与320个电阻器一起使用跳跃2型式的实例性阵列106的 行112-1及112-2的开关路由的实例性布置。在此实例中，阵列106具有10列及32行， 其中电阻器的总数目(320)为行数目(32)的整数倍及偏移值(64)的分数(1/2)。电阻器R-1、 R-33、R-65、R-97、R-129、R-161、R-193、R-257及R-289存在于行112-1中，而电阻 器R-32、R-64、R-96、R-128、R-160、R-192、R-224、R-256及R-320存在于行112-2 中。在行112-1中，电阻器R-1及R-33用于A侧(其针对此实例具有介于约0V与约4V 之间的电压范围)。电阻器R-1为A侧的第一电阻器(其与第一开关SA-1相关联且耦合到 所述第一开关)，且电阻器R-65为B侧的第一电阻器(其与开关SB-1相关联且耦合到所 述开关)。如所展示，这些开关SA-1及SB-1彼此接近(即，邻近)且可(举例来说)由同一 选择信号激活。由于电阻器R-65由A侧及B侧共享，因此相关联A侧开关(即，开关 SA-65)接近于开关SA-1。针对此实例，电阻器R-33将电阻器R-1与R-65分离，且此分 离随行数目(32)、跳跃数目K(2)及偏移值(64)而变。针对此实例中所展示的配置，NMOS 晶体管开关可用于介于从约0V到约2.5V的范围内的电压，且传输门可用于介于从约 2.5V到约5V的范围内的电压以便进一步减小面积。此型式可遍及针对行112-1及112-2 所展示的实例。

本发明所涉及领域的技术人员将了解，可对所描述的实例性实施方案做出修改且许 多其它实施例可在所主张的发明的范围内。