形成用于FO-EWLB中电源/接地平面的嵌入导电层的半导体器件和方法

摘要

一种半导体器件具有第一导电层和与所述第一导电层相邻布置的半导体管芯。在所述第一导电层和半导体管芯上沉积密封剂。在所述密封剂、半导体管芯和第一导电层上形成绝缘层。在所述绝缘层上形成第二导电层。将所述第一导电层的第一部分电连接到V

说明书

要求国内优先权 

本申请要求2013年3月8日提交的美国临时申请号61/774,692的权益，该申请通过引用结合到本文中。

技术领域

本发明一般涉及半导体器件以及，更具体而言，涉及形成嵌入导电面以在扇出式嵌入晶片级球栅阵列（Fo-eWLB）中提供电源/接地平面的半导体器件和方法。 

背景技术

在现代电子产品中常发现半导体器件。半导体器件在电子部件的数目和密度方面不同。分立半导体器件一般含有一种类型的电子部件，例如，发光二极管（LED）、小信号晶体管、电阻器、电容器、电感器和功率金属氧化物半导体场效应晶体管（MOSFET）。集成半导体器件通常含有数百到数十万的电子部件。集成半导体器件的示例包括微控制器、微处理器、电荷耦合器件（CCD）、太阳能电池和数字微镜器件（DMD）。 

半导体器件执行广泛的功能，例如信号处理、高速计算、发射和接收电磁信号、控制电子器件、将太阳光转化为电力，以及为电视显示器创建视觉投影。在娱乐、通信、功率转换、网络、计算机和消费产品的领域中发现半导体器件。也在军事应用、航空、汽车、工业控制器和办公设备中发现半导体器件。 

半导体器件利用半导体材料的电学属性。半导体材料的结构允许通过电场或基极电流的施加或通过掺杂的过程来操纵其导电性。掺杂将杂质引入到半导体材料中，以操纵和控制的半导体器件的导电性。 

半导体器件包含有源和无源电学结构。有源结构，包括双极场效应晶体管，控制电流的流动。通过改变掺杂水平以及电场或基极电流的施加，晶体管促进或限制电流的流动。无源结构，包括电阻器、电容器和电感器，创建执行各种电学功能所必需的电压和电流之间的关系。无源和有源结构被电连接以形成电路，这使半导体器件能够执行高速操作和其他有用的功能。 

一般使用两个复杂的制造过程来制造半导体器件，即前端制造和后端制造，每一个都潜在地涉及数百个步骤。前端制造涉及半导体晶片的表面上多个管芯的形成。每个半导体管芯通常是相同的，并且包含通过电连接有源和无源部件所形成的电路。后端制造涉及从完成的晶片单切（singulate）各个半导体管芯，并将管芯封装以提供结构支撑和环境隔离。如本文所使用的术语“半导体管芯”是指该词语的单数和复数两种形式，并因此既可以指代单个半导体器件也可以指代多个半导体器件。 

半导体制造的一个目标是生产更小的半导体器件。更小的器件通常消耗更少的功率，具有更高的性能，并且可以被更有效地生产。此外，更小的半导体器件具有更小的覆盖区（footprint），这是为更小的终端产品所期望的。更小的半导体管芯尺寸可以通过产生具有更小、更高密度的有源和无源部件的半导体管芯的前端过程中的改进来实现。通过电互连和封装材料中的改进，后端过程可以产生具有更小覆盖区的半导体器件封装。 

实现更小、更薄的半导体器件的一个方法集中在eWLB技术上。一个重新分配层嵌入的晶片级球栅阵列封装（1L eWLB）提供了小、薄的半导体器件，其具有高输入/输出（I/O）计数并且能够结合具有高路由密度的半导体管芯。在1L eWLB中，在半导体管芯周围形成密封剂，并且在密封剂和半导体管芯上形成一个重新分配层（RDL）以用于电互连。RDL用作中间层以用于半导体器件内的电互连，包括器件内的半导体管芯和器件外部的点之间的电互连。形成单个RDL增加了半导体器件的I/O计数，同时保持了薄的封装轮廓。然而，在1L eWLB中，电源、信号和接地迹线都被设计在单个RDL内，这与遍布多个RDL相反。在单个RDL中形成电源、信号和接地网络，消除了将整个层致力于提供电源和接地平面的选项。在没有专用电源和接地平面的情况下，路由设计选项被限制，因为电源和接地迹线需要跨越整个器件被路由以形成有效的接地网络和电源分配网络（PDN）。在单个RDL内形成接地和电源网络消耗了RDL内的有价值的不动资源（real estate），并限制了可用于信号迹线的空间。另外，在没有专用接地平面层的情况下，减少了器件内的静电放电（ESD）保护。最后，由于1L eWLB仅具有一个导电层，即RDL，因此不能在器件内形成微带线路和解耦电容。 

发明内容

存在对于在半导体器件内形成接地和电源平面而不增加封装厚度的需求。因此，在一个实施例中，本发明是一种制作半导体器件的方法，包括以下步骤：提供第一导电层，与所述第一导电层相邻地布置半导体管芯，在所述第一导电层和半导体管芯上沉积密封剂，以及在所述第一导电层和半导体管芯上形成第二导电层。 

在另一个实施例中，本发明是一种制作半导体器件的方法，包括以下步骤：提供第一导电层，与所述第一导电层相邻地布置半导体管芯，在所述第一导电层和半导体管芯上形成第二导电层。 

在另一实施例中，本发明是一种半导体器件，包括接地平面和与所述接地平面相邻布置的半导体管芯。在所述接地平面和半导体管芯上形成导电层。 

在另一实施例中，本发明是一种半导体器件，包括第一导电层和与所述第一导电层相邻布置的半导体管芯。在所述第一导电层和半导体管芯上沉积密封剂。 

附图说明

图1图示了印刷电路板（PCB），其具有安装到PCB表面的不同类型的封装； 

图2a-2d图示了具有由锯切道（saw street）所分离的多个半导体管芯的半导体晶片；

图3a-3k图示了与半导体管芯相邻地嵌入导电层以在Fo-eWLB中提供接地和电源平面的过程；

图4图示了包括在Fo-eWLB中提供接地和电源平面的嵌入导电层的Fo-eWLB；

图5图示了包括嵌入导电层和半导体管芯的Fo-eWLB，其中在半导体管芯的表面上形成接地平面；

图6a-6 b图示了形成包括导电层的虚管芯（dummy die）的过程；

图7a-7d图示了形成Fo-eWLB的过程，该Fo-eWLB包括形成在虚管芯上的嵌入导电层；

图8图示了包括形成在虚管芯上的嵌入导电层的Fo-eWLB；

图9图示了包括在Fo-eWLB中提供接地和电源平面的嵌入3D导电层的Fo-eWLB；

图10a-10c图示了形成模块化PCB单元的过程；

图11a-11h图示了在Fo-eWLB中嵌入模块化PCB单元以提供垂直互连和嵌入导电层的过程；以及

图12图示了包括嵌入PCB单元的Fo-eWLB。

具体实施方式

在以下描述中参照附图，在一个或多个实施例中描述了本发明，其中相同的数字表示相同或相似的部件。虽然按照用于实现本发明目的的最佳模式来描述本发明，但本领域技术人员将理解，该描述旨在覆盖如可被包括在由以下公开内容和附图所支持的所附权利要求和权利要求的等同方式所限定的本发明的精神和范围内的替换方式、修改方式和等同方式。 

一般使用两个复杂的制造过程来制造半导体器件：前端制造和后端制造。前端制造涉及半导体晶片的表面上多个管芯的形成。晶片上的每个管芯包含有源和无源电学部件，其被电连接以形成功能性电路。有源电学部件，例如晶体管和二极管，具有控制电流的流动的能力。无源电学部件，例如电容器、电感器和电阻器，创建执行电路功能所必需的电压和电流之间的关系。 

形成无源和有源部件通过一系列过程步骤而被形成在半导体晶片的表面上，包括掺杂、沉积、光刻、蚀刻和平面化。通过诸如离子注入或热扩散的技术，掺杂将杂质引入半导体材料中。通过响应于电场或基极电流而动态地改变半导体材料导电性，掺杂过程修改有源器件中半导体材料的导电性。晶体管包含不同类型和掺杂程度的区域，其被布置为是在施加电场或基极电流时，使晶体管能够促进或限制电流的流动所必需的。 

由具有不同电学性质的材料层形成有源和无源部件。可通过由所沉积的材料类型部分确定的各种沉积技术来形成这些层。例如，薄膜沉积可以涉及化学气相沉积（CVD）、物理气相沉积（PVD）、电解电镀和无电镀过程。一般将每层图案化以形成有源部件、无源部件或部件之间的电连接的各部分。 

后端制造指的是将完成的晶片切割或单切成各个半导体管芯，并且随后封装半导体管芯，以用于结构支撑和环境隔离。为了单切半导体管芯，将晶片刻痕并沿着晶片的被称为锯切道或划痕的非功能区域断开。使用激光切割工具或锯片来单切晶片。单切之后，各个半导体管芯被安装到封装衬底，其包括用于与其他系统部件互连的引脚或接触垫。在半导体管芯上所形成的接触垫随后被连接到封装内的接触垫。可进行与焊料凸点、钉头凸点、导电膏、或引线接合的电连接。在封装上沉积密封剂或其他模制材料，以提供物理支撑和电绝缘。然后，将完成的封装插入到电学系统中，并使半导体器件的功能对其他系统部件可用。 

图1图示了电子器件50，其具有芯片载体衬底或PCB 52，其中多个半导体封装被安装在PCB 52的表面上。图电子器件50可以具有一种类型的半导体封装，或多种类型的半导体封装，这取决于应用。为了说明的目的，图1中示出了不同类型的半导体封装。 

电子器件50可以是使用半导体封装来执行一个或多个电学功能的独立系统。替代地，电子器件50可以是更大系统的子部件。例如，电子器件50可以是蜂窝电话、个人数字助理（PDA）、数字摄像机（DVC）或其他电子通信装置的一部分。替代地，电子器件50可以是可被插入到计算机中的图形卡、网络接口卡或者其他信号处理卡。半导体封装可以包括微处理器、存储器、专用集成电路（ASIC）、逻辑电路、模拟电路、射频（RF）电路、分立器件或其他半导体管芯或电子部件。小型化和重量缩减对于将被市场所接受的产品来说是必不可少的。可以减小半导体器件之间的距离来实现更高的密度。 

图1中，PCB 52为PCB上所安装的半导体封装的结构支撑和电互连提供通用衬底。通过使用蒸发、电解电镀，无电镀、丝网印刷或其他合适的金属沉积过程，在PCB 52的表面上或层内形成导电信号迹线54。信号迹线54提供半导体封装、安装的部件和其他外部系统部件中的每一个之间的电通信。迹线54也对每个半导体封装提供电源和接地连接。 

在一些实施例中，半导体器件具有两个封装级。 第一级封装是用于将半导体管芯机械和电学附着到中间载体的技术。第二级封装涉及将中间载体机械和电学附着到PCB。在其他实施例中，半导体器件可以仅具有第一级封装，其中管芯被直接机械和电学安装到PCB。 

为了说明的目的，在PCB 52上示出几种类型的第一级封装，包括接合引线封装56和倒装芯片58。此外，几种类型的第二级包装，包括球栅阵列（BGA）60、凸点芯片载体（BCC）62，触点栅格阵列（LGA）66、多芯片模块（MCM）68、四方扁平无引线封装（QFN）70、四方扁平封装72、嵌入式晶片级球栅阵列（eWLB）74，以及晶片级芯片尺度封装（WLCSP）76被显示为安装在PCB 52上。eWLB 74是扇出式晶片级封装（Fo-WLP），且WLCSP 76是扇入式晶片级封装（Fi-WLP）。根据系统要求，配置有第一和第二级封装样式的任何组合的半导体封装以及其他电子部件的任意组合，可以被连接到PCB 52。在一些实施例中，电子器件50包括单个附着的半导体封装，而其他实施例则要求多个互连的封装。通过在单个衬底上组合一个或多个半导体封装，制造商可以将预先制作的部件结合到电子器件和系统中。因为半导体封装包括复杂的功能，可以通过使用较不昂贵的部件和流线型的制造过程来制造电子器件。所得到的器件不太可能发生故障且制造起来不太昂贵，这导致了针对消费者的更低成本。 

图2a示出了半导体晶片120，其具有用于结构支撑的基部衬底材料122，例如硅、锗、砷化镓、磷化铟或碳化硅。如上所述，在由非有效、管芯间晶片区域或锯切道126所分离的晶片120上形成多个半导体管芯或部件124。锯切道126提供切割区域来将半导体晶片120单切成各个半导体管芯124。在一个实施例中，半导体晶片120具有200-300毫米（mm）的宽度或直径。在另一实施例中，半导体晶片120具有100-450mm的宽度或直径。 

图2b示出了半导体晶片120的一部分的截面图。图每个半导体管芯124具有背面或非有效表面128和有效表面130，其包含被实现为管芯内所形成的有源器件、无源器件、导电层和介电层，并且根据管芯的电学设计和功能而电学互连的模拟或数字电路。例如，该电路可包括有效表面130内所形成的一个或多个晶体管、二极管，以及其他电路元件，以实现模拟电路或数字电路，例如数字信号处理器（DSP）、ASIC、存储器或其他信号处理电路。半导体管芯124还可以包含用于RF信号处理的集成无源器件（IPD），例如电感器、电容器和电阻器。在一个实施例中，半导体管芯124是倒装芯片型半导体管芯。 

使用PVD、CVD、电解电镀，无电镀过程、或者其他合适的金属沉积过程，来在有效表面130上形成导电层132。导电层132可以是铝（Al）、铜（Cu）、锡（Sn）、镍（Ni）、金（Au）、银（Ag）或其他合适的导电材料的一个或多个层。导电层132操作为电连接到有效表面130上的电路的接触垫。导电层132可被形成为并排布置在离半导体管芯124的边缘第一距离的接触垫，如图2b中所示。替代地，导电层132可被形成为多个行中偏移的接触垫，使得第一行接触垫被布置在离管芯边缘的第一距离，且与第一行交替的第二行接触垫被布置在离管芯边缘的第二距离。 

半导体晶片120经受作为质量控制过程的一部分的电学测试和检查。人工视觉检查和自动光学系统被用来对半导体晶片120执行检查。软件可以被用在半导体晶片120的自动光学分析中。视觉检查方法可以采用例如扫描电子显微镜、高强度或紫外（UV）光、或金相显微镜的设备。针对包括翘曲、厚度变化、表面颗粒、不规则性、裂纹、分层和变色的结构特性来检查半导体晶片120。 

半导体管芯124内的有源和无源部件在晶片级经受针对电学性能和电路功能的测试。如图2c中所示，使用探针136或其他测试装置，针对功能和电学参数，对每个半导体管芯124进行测试。测试探头136包括多个探针138。探针138被用来与每个半导体管芯124上的节点或接触垫132进行电连接，并将电刺激提供给接触垫。半导体管芯124对电刺激做出响应，该电刺激由计算机测试系统140所测量并与对半导体管芯的测试功能的期望响应进行比较。电学测试可包括电路功能，引线完整性、电阻性、连续性、可靠性、结深度，ESD、RF性能、驱动电流、阈值电流、漏电流和特定于部件类型的操作参数。半导体晶片120的检查和电学测试使合格的半导体管芯124能够被指定为用于半导体封装中使用的已知良好管芯（KGD）。 

在图2d中，使用锯片或激光切割工具142经由锯切道126将半导体晶片120单切成各个半导体管芯124。可以对各个半导体管芯124进行检查和电学测试，以用于单切后的KGD的识别。 

与图1有关，图3a-3k图示了与半导体管芯相邻地嵌入导电层以在Fo-eWLB中提供接地和电源平面的过程。图3a示出了包含用于结构支撑的例如硅、聚合物、氧化铍、玻璃或其他合适的低成本、刚性材料的牺牲基部材料的载体或临时衬底160的一部分的截面图。在一个实施例中，载体160是载体带。在载体160上形成界面层或双侧带162作为临时粘性接合膜、蚀刻停止层或热释放层。 

载体160可以是圆形或矩形面板（大于300mm），具有用于多个半导体管芯124的容量。载体160可具有比半导体晶片120的表面积更大的表面积。更大的载体降低了半导体封装的制造成本，因为更大的载体上可处理更多的半导体管芯，从而降低了每单位的成本。半导体封装和处理设备是针对正被处理的晶片或载体的尺寸而设计和配置的。 

为了进一步降低制造成本，载体160的尺寸是独立于半导体管芯124的尺寸或半导体晶片120的尺寸来选择的。即，载体160具有固定或标准化的尺寸，其可以容纳从一个或多个半导体晶片120所单切的各种尺寸的半导体管芯124。在一个实施例中，载体160是具有330mm的直径的圆形。在另一个实施例中，载体160是具有560mm的宽度及600mm的长度的矩形。半导体管芯124可以具有10mm乘10mm的尺度，其被放置在标准化的载体160上。替代地，半导体管芯124可具有20mm乘20mm的尺度，其被放置在相同的标准化载体160上。因此，标准化载体160可处理任何尺寸的半导体管芯124，这允许后继的半导体处理设备被标准化为共用的载体，即，独立于管芯尺寸或引入晶片尺寸。通过使用一套共用的处理工具、设备和材料清单来处理来自任何引入晶片尺寸的任何半导体管芯尺寸，半导体封装设备可以针对标准载体而被设计和配置。通过减少或消除对基于管芯尺寸或引入晶片尺寸的专用半导体处理线的需要，共用或标准化的载体160降低了制造成本和资本风险。通过选择预定载体尺寸以供来自所有半导体晶片的任何尺寸的半导体管芯使用，可以实现灵活制造线。 

在图3b中，在载体160和界面层162上形成导电层164。导电层164包含Al、Cu、Sn、Ni、Au、Ag、Ti、W或其他合适的导电材料。导电层164被形成为载体160和界面层162上的层压板或带。导电层164可以包括图案化的引线框架、图案化的铜箔、具有图案化的铜的树脂涂覆的（RCC）带、或具有图案化的铜的预浸料（prepeg）。替代地，使用PVD、CVD、电解电镀、无电镀过程或者其他合适的金属沉积过程来在载体160和界面层162上形成导电层164。 

在图3c中，使用例如拾取和放置操作来将来自图2d的半导体管芯124安装到载体160和界面层162，其中有效表面130朝向载体160定位。导电层164被置于半导体管芯124的周边区域中。替代地，可以在将半导体管芯124安装到载体160和界面层162之后形成导电层164。图3d示出了安装到载体160作为重构或重新配置的晶片166的半导体管芯124和导电层164。 

图3e示出了安装到界面层162和载体160的半导体管芯124和导电层164的平面图。导电层包括三个部分164a、64b、和164c。与半导体管芯124的三个侧表面相邻地布置部分164a-164c。替代地，导电层164可包括与半导体管芯124的两个侧表面相邻地布置的两个部分、在半导体管芯124的四个侧表面周围布置的四个部分、或与半导体管芯124的一个侧表面相邻地布置的两个部分。根据半导体封装的路由设计和功能，可以与半导体管芯124相邻地布置任何数量和/或配置的导电层164。 

在图3f中，使用粘贴印刷、压缩模制、转移模制、液体密封模制、真空层压、旋涂或其他合适的敷料器来在半导体管芯124、导电层164a-164c和载体160上沉积密封剂或模制化合物168。密封剂168可以是聚合物复合材料，诸如具有填料的环氧树脂、具有填料的环氧丙烯酸盐、或具有适当填料的聚合物。密封剂168是非导电的并且在环境上保护半导体器件免受外部元素和污染物的影响。密封剂168还保护半导体管芯124免受由于暴露于光而引起的劣化。在一个实施例中，在后续的后向研磨步骤中从密封剂168的表面170去除密封剂168的一部分。后向研磨操作使密封剂168的表面平面化并降低了重构晶片166的总厚度。与表面170相对的密封剂168的表面172被置于载体160和界面层162上，使得密封剂168的表面172与半导体管芯124的有效表面130基本上共面。 

在图3g中，通过化学蚀刻、机械剥离、化学机械平面化（CMP）、机械研磨、热烘、紫外光、激光扫描或湿式剥除（wet stripping）来去除载体160和界面层162。去除载体160和界面层162暴露了密封剂168的表面172、半导体管芯124的有效表面130和导电层164a-164c。 

在图3h中，使用PVD、CVD、印刷、层压、旋涂、喷涂、烧结或热氧化来在密封剂168的表面172、半导体管芯124的有效表面130、导电层164a-164c上形成绝缘层或钝化层180。绝缘层180包含二氧化硅（SiO2）、氮化硅（Si3N4）、氮氧化硅（SiON）、五氧化二钽（Ta2O5）、氧化铝（Al2O3）或具有类似绝缘和结构性质的其他材料的一个或多个层。通过激光直接切除（LDA）、蚀刻或其他合适的过程来去除一部分绝缘层180以暴露导电层132和导电层164a-164c的部分。 

在图3i中，使用诸如喷镀、电解电镀或无电镀的图案化和金属沉积过程来在绝缘层180上形成导电层或RDL 182。导电层182可以是Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。导电层182的一部分被电连接到导电层132。导电层182的其他部分被电学上共用或被电学上隔离，这取决于半导体管芯124的设计和功能。导电层182将半导体管芯124电连接到嵌入导电层164a-164c。导电层182在半导体封装内提供信号路由以及电源和接地连接。 

在图3j中，使用PVD、CVD、印刷、层压、旋涂、喷涂、烧结或热氧化来在绝缘层180和导电层182上形成绝缘层或钝化层184。绝缘层184包含SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构性质的其他材料的一个或多个层。通过LDA、蚀刻或其他合适的过程来去除一部分绝缘层184以暴露导电层182。 

在图3k中，使用蒸发、电解电镀，无电镀、球落、或丝网印刷过程来在导电层182上沉积导电凸点材料。凸点材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料和其组合，其具有可选的助焊溶液。例如，凸点材料可以是共晶锡/铅、高铅焊料或无铅焊料。使用合适的附着或接合过程来将凸点材料接合到导电层182。在一个实施例中，通过将材料加热到材料的熔点之上来使凸点材料回流以形成球或凸点186。在一些应用中，使凸点186第二次回流以改善与导电层182的电接触。在一个实施例中，凸点186被形成在凸点下金属化（UBM）层上。凸点186还可被压缩接合或热压缩接合到导电层182。凸点186表示可形成在导电层182上的一种类型的互连结构。互连结构也可使用接合引线、导电膏、钉头凸点、微型凸点或其他电互连。 

经由导电层182将导电层164a-164c电连接到凸点186以用于与外部正电压端子（V_DD）或负电压端子（V_SS）的连接。导电层164a可以被连接到V_DD或V_SS。导电层164b可以被连接到V_DD或V_SS。导电层164c可以被连接到V_DD或V_SS。在一个实施例中，导电层164a被连接到V_DD，导电层164b被连接到V_SS，以及导电层164c被连接到V_SS。V_DD可以被连接到导电层164a、导电层164b和/或导电层164c。Vss可以被连接到导电层164a、导电层164b和/或导电层164c。 

连接到V_SS的导电层164a-164c的部分形成接地平面。连接到V_DD的导电层164a-164c的部分形成电源平面。由导电层164a-164c提供的接地平面被布置在绝缘层180之下，并且与导电层182的信号迹线电隔离。在半导体管芯124和由导电层164a-164c提供的电源平面之间形成导电层182的电源迹线。电源迹线通过连接到电源平面的任何部分来向半导体管芯124提供功率。选择电源平面的位置（即导电层164a-164c）以及电源迹线的位置来最小化迹线长度。 

使用锯片或激光切割工具188经由密封剂168将重构晶片166单切成各个Fo-eWLB 200。图4示出了单切后的Fo-eWLB 200。经由导电层182将半导体管芯124电连接到凸点186以用于与外部装置（例如，PCB）的连接。导电层164a-164c被嵌入在半导体管芯124的周边区域中的密封剂168中。经由导电层182将导电层164a-164c电连接到凸点186以用于与外部V_DD或V_SS的连接。嵌入导电层164a-164c形成与半导体管芯124相邻的接地和电源平面。嵌入导电层164a-164c提供接地和电源平面而无需在导电层182上形成附加的RDL。形成较少RDL增加了封装可靠性并减少了Fo-eWLB 200的总厚度。 

与半导体管芯124相邻地形成电源平面增加了路由设计中的灵活性。可以将电源迹线连接到电源平面的任何部分，并且可以将导电层164a-164c置于需要V_DD连接的任何地方。路由设计中增加的灵活性允许最短可能的迹线长度。减少的迹线长度产生了更有效的PDN并增加了Fo-eWLB 200的速度和功能。 

由导电层164a-164c提供的接地平面被布置在绝缘层180之下，并且与导电层182的信号迹线电隔离。将绝缘层180和导电层182的信号迹线置于接地平面上促进了跨越Fo-eWLB 200的微带线的形成。微带线传递微波频率信号并允许微波部件（例如，天线、耦合器、滤波器、功率分配器等）被结合到Fo-eWLB 200中。形成接地平面还增加了Fo-eWLB 200内的ESD保护。 

嵌入导电层164a-164c提供了Fo-eWLB 200内的附加导电层。附加导电层被用于形成解耦电容器。通过在绝缘层180上的导电层182和导电层164a-164c的一部分中设计电源网络来形成解耦电容器。在一个实施例中，供应功率给半导体管芯124的电源网络，即导电层182的迹线，被设计为遍布导电层164c，使得电源网络、绝缘层180和导电层164c形成解耦电容器。将解耦电容器结合到Fo-eWLB 200中降低了电压波动并增加了Fo-eWLB 200的电学性能。 

导电层164a-164c被形成为载体160上的层压板或带。相比需要复杂、高度控制、昂贵和耗时的制造步骤的形成附加RDL，在载体160上形成导电层164a-164c是更快、较不昂贵且更低风险的。通过与半导体管芯124相邻地形成导电层164a-164c来提供电源和接地平面以及附加导电层，降低了制造时间，增加了吞吐量，并减少了Fo-eWLB 200的总成本。嵌入导电层164a-164c增加了Fo-eWLB 200的电学性能和功能，而没有增加封装厚度。 

图5示出了与图4中的Fo-eWLB 200类似的Fo-eWLB 220。Fo-eWLB 220包括从类似于晶片120的晶片所单切的半导体管芯224。半导体管芯224具有背面或非有效表面228和有效表面230，其包含被实现为管芯内所形成的有源器件、无源器件、导电层和介电层，并且根据管芯的电学设计和功能而电学互连的模拟或数字电路。例如，该电路可包括有效表面230内所形成的一个或多个晶体管、二极管，以及其他电路元件，以实现模拟电路或数字电路，例如DSP、ASIC、存储器或其他信号处理电路。半导体管芯224还可以包含用于RF信号处理的IPD，例如电感器、电容器和电阻器。 

使用PVD、CVD、电解电镀，无电镀过程、或者其他合适的金属沉积过程，来在有效表面230上形成导电层232。导电层232可以是Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。导电层232操作为电连接到有效表面230上的电路的接触垫。导电层232可被形成为并排布置在离半导体管芯224的边缘第一距离的接触垫。替代地，导电层32可被形成为多个行中偏移的接触垫，使得第一行接触垫被布置在离管芯边缘的第一距离，且与第一行交替的第二行接触垫被布置在离管芯边缘的第二距离。 

使用PVD、CVD、印刷、层压、旋涂、喷涂、烧结或热氧化来在半导体管芯224上形成绝缘层或钝化层234。绝缘层234包含SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构性质的其他材料的一个或多个层。通过LDA、蚀刻或其他合适的过程来去除一部分绝缘层234以暴露导电层232。 

使用PVD、CVD、电解电镀，无电镀过程、或者其他合适的金属沉积过程，来在绝缘层234上形成导电层236。导电层236可以是Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。以晶片级（即在单切之前）在半导体管芯224上形成导电层236。经由导电层182和凸点186将导电层236电连接到外部V_SS。导电层236形成Fo-eWLB 220中的附加接地平面。 

图6a-b6图示了形成包括导电层的虚管芯的过程。图6a示出了半导体晶片240的一部分的截面图，其具有用于结构支撑的基部衬底材料242，例如硅、锗、砷化镓、磷化铟或碳化硅。在晶片240上形成多个虚管芯250。由非有效、管芯间晶片区域或锯切道248来分离虚管芯250。锯切道248提供切割区域来将半导体晶片240单切成各个虚管芯250。在一个实施例中，半导体晶片240具有200-300mm的宽度或直径。在另一个实施例中，半导体晶片240240具有100-450mm的宽度或直径。 

每个虚管芯具有相对的表面244和246。使用PVD、CVD、电解电镀，无电镀过程、或者其他合适的金属沉积过程，来在有效表面244上形成导电层252。导电层252可以是Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。在一个实施例中，导电层252是电镀的Cu。 

在图6b中，使用锯片或激光切割工具254经由锯切道248将半导体晶片240单切成包括导电层252的各个虚管芯250。虚管芯250可以被单切为任意尺寸或形状，这取决于结合了虚管芯250的半导体封装的路由设计和功能。 

与图1有关，图7a-7d图示了形成Fo-eWLB的过程，该Fo-eWLB包括形成在虚管芯上的嵌入导电层。图7a示出了包含用于结构支撑的例如硅、聚合物、氧化铍、玻璃或其他合适的低成本、刚性材料的牺牲基部材料的类似于图3a中的载体160的载体或临时衬底260的一部分的截面图。在一个实施例中，载体260是载体带。在载体260上形成界面层或双侧带262作为临时粘性接合膜、蚀刻停止层或热释放层。 

使用例如拾取和放置操作将来自图2d的半导体管芯124和来自图6b虚管芯250a-250c安装到界面层262和载体260，其中半导体管芯124的有效表面130和虚管芯250a-250c的导电层252a-252c朝向载体260定位。在一个实施例中，类似于图5中的导电层236，在半导体管芯124的表面130上形成接地平面层。 

图7b示出了布置在载体260上作为重构或重新配置的晶片266的半导体管芯124和虚管芯250a-250c。类似于图3e中的导电层164a、164b和164c，虚管芯250a-250c被布置在半导体管芯124的侧表面周围。替代地，可与半导体管芯124的一个侧表面、半导体管芯124的两个侧表面相邻地布置、或在半导体管芯124的所有侧表面周围布置虚管芯250a-150c。根据半导体封装的路由设计和功能，可以与半导体管芯124相邻地布置任何数量和/或配置的虚管芯250。 

使用粘贴印刷、压缩模制、转移模制、液体密封模制、真空层压、旋涂或其他合适的敷料器来在半导体管芯124、虚管芯250a-250c和载体260上沉积密封剂或模制化合物268。密封剂268可以是聚合物复合材料，诸如具有填料的环氧树脂、具有填料的环氧丙烯酸盐、或具有适当填料的聚合物。密封剂268是非导电的并且在环境上保护半导体器件免受外部元素和污染物的影响。密封剂268还保护半导体管芯124免受由于暴露于光而引起的劣化。在一个实施例中，在后续的后向研磨步骤中从密封剂268的表面270去除密封剂268的一部分。后向研磨操作使密封剂268的表面平面化并降低了重构晶片266的总厚度。与表面270相对的密封剂268的表面272被置于载体260和界面层262上，使得密封剂268的表面272与半导体管芯124的有效表面130和虚管芯250的导电层252基本上共面。 

在图7c中，通过化学蚀刻、机械剥离、CMP、机械研磨、热烘、紫外光、激光扫描或湿式剥除来去除载体260和界面层262。去除载体260和界面层262暴露了密封剂268的表面272、半导体管芯124的有效表面130和虚管芯250a-250c的导电层252a-252c。 

使用PVD、CVD、印刷、层压、旋涂、喷涂、烧结或热氧化来在密封剂268的表面272、半导体管芯124的有效表面130、虚管芯250a-252c的导电层252a-252c上形成绝缘层或钝化层280。绝缘层280包含SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构性质的其他材料的一个或多个层。通过LDA、蚀刻或其他合适的过程来去除一部分绝缘层280以暴露导电层132和导电层252a-252c。 

使用诸如喷镀、电解电镀或无电镀的图案化和金属沉积过程来在绝缘层280上形成导电层或RDL 282。导电层282可以是Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。导电层282的一部分被电连接到导电层132。导电层282的其他部分被电学上共用或被电学上隔离，这取决于半导体管芯124的设计和功能。导电层282将半导体管芯124电连接到导电层252a-252c。导电层282在半导体封装内提供信号路由以及电源和接地连接。 

使用PVD、CVD、印刷、层压、旋涂、喷涂、烧结或热氧化来在绝缘层280和导电层282上形成绝缘层或钝化层284。绝缘层284包含SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构性质的其他材料的一个或多个层。通过LDA、蚀刻或其他合适的过程来去除一部分绝缘层284以暴露导电层282。 

在图7d中，使用蒸发、电解电镀，无电镀、球落、或丝网印刷过程来在导电层282上沉积导电凸点材料。凸点材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料和其组合，其具有可选的助焊溶液。例如，凸点材料可以是共晶锡/铅、高铅焊料或无铅焊料。使用合适的附着或接合过程来将凸点材料接合到导电层282。在一个实施例中，通过将材料加热到材料的熔点之上来使凸点材料回流以形成球或凸点286。在一些应用中，使凸点286第二次回流以改善与导电层282的电接触。在一个实施例中，凸点286被形成在UBM层上。凸点286还可被压缩接合或热压缩接合到导电层282。凸点286表示可形成在导电层282上的一种类型的互连结构。互连结构也可使用接合引线、导电膏、钉头凸点、微型凸点或其他电互连。 

经由导电层282将导电层252a-252c电连接到凸点286以用于与外部V_SS或V_DD的连接。导电层252a可以被连接到V_SS或V_DD。导电层252c可以被连接到V_SS或V_DD。在一个实施例中，将导电层252a连接到V_DD，以及将导电层252c连接到V_SS。V_DD可以被连接到导电层252a和/或导电层252c。Vss可以被连接到导电层252a和/或导电层252c。 

连接到V_SS的导电层252a-252c形成接地平面。连接到V_DD的导电层252a-252c形成电源平面。由导电层252a-252c提供的接地平面被布置在绝缘层280之下，并且与导电层282的信号迹线电隔离。在半导体管芯124和由导电层252a-252c提供的电源平面之间形成导电层282的电源迹线。电源迹线通过连接到电源平面的任何部分来向半导体管芯124提供功率。选择电源平面的位置（即连接到V_DD的导电层252a-252c）以及电源迹线的位置来最小化迹线长度。 

使用锯片或激光切割工具288经由密封剂268将重构晶片266单切成各个Fo-eWLB 300。图8示出了单切后的Fo-eWLB 300。经由导电层282将半导体管芯124电连接到凸点286以用于与外部装置（例如，PCB）的连接。虚管芯250a-250c被嵌入在半导体管芯124的周边区域中的密封剂268中。经由导电层282将导电层252a-252c电连接到凸点286以用于与外部V_SS或V_DD的连接。导电层252a-252c形成与半导体管芯124相邻的接地和电源平面。嵌入虚管芯250a-250c和导电层252a-252c提供接地和电源平面而无需在导电层282上形成附加的RDL。形成较少RDL增加了封装可靠性并减少了Fo-eWLB 300的总厚度。 

通过与半导体管芯124相邻地布置虚管芯来形成电源平面增加了路由设计中的灵活性。可以将虚管芯250a-250c布置在需要电源连接的任何地方，并且可以将电源迹线连接到导电层252a-252c的任何部分。路由设计中增加的灵活性允许最短可能的迹线长度。减少的迹线长度产生了更有效的PDN并增加了Fo-eWLB 300的速度和功能。 

由导电层252a-252c提供的接地平面被布置在绝缘层280之下，并且与导电层282的信号迹线电隔离。将绝缘层280和导电层282的信号迹线置于接地平面上促进了跨越Fo-eWLB 300的微带线的形成。微带线传递微波频率信号并允许微波部件（例如，天线、耦合器、滤波器、功率分配器等）被结合到Fo-eWLB 300中。形成接地平面还增加了Fo-eWLB 300内的ESD保护。 

嵌入虚管芯250a-250c提供了Fo-eWLB 300内的附加导电层。附加导电层被用于形成解耦电容器。通过在绝缘层280上的导电层282和导电层252a-252c的一部分中设计电源网络来形成解耦电容器。在一个实施例中，供应功率给半导体管芯124的电源网络，即导电层282的迹线，被设计为遍布导电层252c，使得电源网络、绝缘层280和导电层252c形成解耦电容器。将解耦电容器结合到Fo-eWLB 300中降低了电压波动并增加了Fo-eWLB 300的电学性能。 

在晶片级上（即在晶片240的单切之前）将导电层252a-252c形成在虚管芯250a-250c上。可以形成导电层252a-252c，并且可以将虚管芯250a-250c单切成任意形状和尺寸，这取决于半导体管芯124和Fo-eWLB 300的设计和路由要求。使用拾取和放置方法来将虚管芯250a-250c安装到载体260。相比需要复杂、高度控制、昂贵和耗时的制造步骤的形成附加RDL，将预先形成的虚管芯250a-252c与导电层252a-252c安装到载体260是更快、较不昂贵且更低风险的。通过嵌入虚管芯250a-250c来提供附加的导电层以及接地和电源平面降低了制造时间、增加了吞吐量、并减少了Fo-eWLB 300的总成本。嵌入虚管芯250a-250c增加了Fo-eWLB 300的电学性能和功能，而没有增加封装厚度。 

图9示出了包括半导体管芯124和嵌入三维（3D）互连单元或插入机构312的Fo-eWLB 310互连单元312包括绝缘层314、318和322，以及导电层316、320和324。在一个实施例中，互连单元312包含具有酚醛棉纸、环氧化物、树脂、编制玻璃、毛面玻璃、聚酯或其他增强纤维或织物的预浸料（prepreg）、FR-4、FR-1、CEM-1、或CEM-3的一个或多个层。互连单元312还可以是多层柔性层压件、陶瓷、铜箔、玻璃、或包括有效表面的半导体晶片，其包含一个或多个晶体管、二极管或其他电路元件以实现模拟电路或数字电路。 

使用PVD、CVD、印刷、层压、旋涂、喷涂、烧结或热氧化来形成互连单元312的绝缘层314、318和322。绝缘层314、318和322包含SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构性质的其他材料的一个或多个层。使用诸如喷镀、电解电镀或无电镀的图案化和金属沉积过程来形成互连单元312的导电层316、320和324。导电层316、320和324可以是Al、Cu、Sn、Ni、Au、Ag、Ti、W或其他合适的导电材料的一个或多个层。导电层316、320和324包括横向RDL和垂直导电通孔，并提供经过Fo-eWLB 310的电互连。导电层316的部分316a和导电层324的部分324a经由导电层329的部分320a被电连接。导电层316的部分316a和导电层324的部分324a经由导电层320的部分320b被电连接。一个部分316a被电连接到外部V_SS并形成Fo-eWLB 310中的接地平面。另一个部分316a被电连接到外部V_DD并形成Fo-eWLB 310中的电源平面。导电层316、320和324的其他部分被电学上共用或被电学上隔离，这取决于Fo-eWLB 310的路由设计和功能。 

类似于图3e中的导电层164a、164b和164c，互连单元312被布置在半导体管芯124的三个侧表面周围。替代地，可与半导体管芯124的一个侧表面、半导体管芯124的两个侧表面相邻地布置、或在半导体管芯124的所有四个侧表面周围布置互连单元312。根据Fo-eWLB 310的路由设计和功能，可以与半导体管芯124相邻地布置任何数量和/或配置的互连单元312。在一个实施例中，类似于图5中的导电层236，在半导体管芯124的表面130上形成接地平面层。 

使用粘贴印刷、压缩模制、转移模制、液体密封模制、真空层压、旋涂或其他合适的敷料器来在半导体管芯124和互连单元312上沉积密封剂或模制化合物328。密封剂328可以是聚合物复合材料，诸如具有填料的环氧树脂、具有填料的环氧丙烯酸盐、或具有适当填料的聚合物。密封剂328是非导电的并且在环境上保护半导体器件免受外部元素和污染物的影响。密封剂328还保护半导体管芯124免受由于暴露于光而引起的劣化。在一个实施例中，在后续的后向研磨步骤中从密封剂328的表面330去除密封剂328的一部分。后向研磨操作使密封剂328的表面平面化并降低了Fo-eWLB 310的总厚度。与表面330相对的密封剂328的表面332与半导体管芯124的有效表面130基本上共面。 

在密封剂328的表面330中形成多个开口333。通过LDA、蚀刻或其他合适的过程来形成开口333。开口333暴露了导电层324的部分，其充当接触垫并促进Fo-eWLB 310和半导体管芯或Fo-eWLB 310上堆叠的部件之间的电互连。开口333a暴露了接地垫和电源垫。接地垫是导电层324的部分，其被耦合到导电层316的接地平面部分316a。电源垫是导电层324的部分，其被耦合到导电层316的电源平面部分316a。开口333b暴露了信号垫。信号垫是导电层324的部分，其促进Fo-eWLB 310和半导体管芯或Fo-eWLB 310上布置的部件之间的路由和通信。 

使用PVD、CVD、印刷、层压、旋涂、喷涂、烧结或热氧化来在密封剂328的表面332、半导体管芯124的有效表面130、互连单元312的导电层316上形成绝缘层或钝化层334。绝缘层334包含SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构性质的其他材料的一个或多个层。通过LDA、蚀刻或其他合适的过程来去除一部分绝缘层334以暴露导电层132和导电层316。 

使用诸如喷镀、电解电镀或无电镀的图案化和金属沉积过程来在绝缘层334上形成导电层或RDL 336。导电层336可以是Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。导电层336的一部分被电连接到导电层132。导电层336的一部分被电连接到互连单元312的部分316a。导电层336的一部分被电连接到导电层316的部分316b。导电层336的其他部分被电学上共用或被电学上隔离，这取决于半导体管芯124的设计和功能。导电层336在Fo-eWLB 310内提供信号路由以及电源和接地连接。 

使用PVD、CVD、印刷、层压、旋涂、喷涂、烧结或热氧化来在绝缘层334和导电层336上形成绝缘层或钝化层338。绝缘层338包含SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构性质的其他材料的一个或多个层。通过LDA、蚀刻或其他合适的过程来去除一部分绝缘层338以暴露导电层336。 

使用蒸发、电解电镀，无电镀、球落、或丝网印刷过程来在导电层336上沉积导电凸点材料。凸点材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料和其组合，其具有可选的助焊溶液。例如，凸点材料可以是共晶锡/铅、高铅焊料或无铅焊料。使用合适的附着或接合过程来将凸点材料接合到导电层336。在一个实施例中，通过将材料加热到材料的熔点之上来使凸点材料回流以形成球或凸点340。在一些应用中，使凸点340第二次回流以改善与导电层336的电接触。在一个实施例中，凸点340被形成在UBM层上。凸点340还可被压缩接合或热压缩接合到导电层336。凸点340表示可形成在导电层336上的一种类型的互连结构。互连结构也可使用接合引线、导电膏、钉头凸点、微型凸点或其他电互连。 

经由导电层336将互连单元312的导电层316a电连接到凸点340以用于与外部V_SS或V_DD的连接。每个导电层316a可以被连接到V_SS或V_DD。V_SS可以被连接到任意的导电层316a。V_DD可以被连接到任意的导电层316a。被连接到V_SS的导电层316a形成Fo-eWLB 310中的接地平面。被连接到V_DD的导电层316a形成Fo-eWLB 310中的电源平面。将接地平面316a与电源平面316a电隔离。 

由互连单元312提供的接地平面被布置在绝缘层334之下，并且与导电层336的信号迹线电隔离。在半导体管芯124和由导电层326a提供的电源平面之间形成导电层336的电源迹线。可以在半导体管芯124和电源平面的任何部分（即连接到V_DD的任何导电层316a）之间形成电源迹线。选择互连单元312的位置、电源平面的位置以及电源迹线的位置来最小化迹线长度。 

经由导电层336将半导体管芯124电连接到凸点340以用于与外部装置（例如，PCB）的连接。互连单元312被嵌入在半导体管芯124的周边区域中的密封剂268中。互连单元312被电连接到导电层336并提供信号、电源和接地连接到半导体管芯或置于Fo-eWLB 310上的部件。经由导电层336将导电层316a电连接到凸点340以用于与外部V_SS或V_DD的连接。导电层316a形成与半导体管芯124相邻的接地和电源平面。嵌入互连单元312提供接地和电源平面而无需在导电层336上形成附加的RDL。形成较少RDL增加了封装可靠性并减少了Fo-eWLB 310的总厚度。 

通过与半导体管芯124相邻地布置互连单元312来形成电源平面增加了路由设计中的灵活性。可以将互连单元312置于需要电源平面的任何地方，并且导电层336的电源迹线可以连接到电源平面的任何部分，即连接到V_DD的任何导电层316a。路由设计中增加的灵活性允许最短可能的迹线长度。减少的迹线长度产生了更有效的PDN并增加了Fo-eWLB 310的速度和功能。 

由导电层316a提供的接地平面被布置在绝缘层334之下，并且与导电层336的信号迹线电隔离。将绝缘层334和导电层336的信号迹线置于接地平面上促进了跨越Fo-eWLB 310的微带线的形成。微带线传递微波频率信号并允许微波部件（例如，天线、耦合器、滤波器、功率分配器等）被结合到Fo-eWLB 310中。形成接地平面还增加了Fo-eWLB 310内的ESD保护。 

嵌入互连单元312提供了Fo-eWLB 310内的附加导电层。附加导电层被用于形成解耦电容器。通过在绝缘层334上的导电层336和导电层316a的一部分中设计电源网络来形成解耦电容器。在一个实施例中，供应功率给半导体管芯124的电源网络，即导电层336的部分，被设计为遍布接地平面部分316a，使得电源网络、绝缘层334和接地平面316a形成解耦电容器。将解耦电容器结合到Fo-eWLB 310中降低了电压波动并增加了Fo-eWLB 310的电学性能。 

互连单元312促进了Fo-eWLB 310和半导体管芯或置于Fo-eWLB 310上的部件之间的电通信和信号路由。开口333b暴露了导电层324的信号垫部分324b。部分324b被电连接到导电层320的部分320b和导电层316的部分316b。部分324b、320b和316b被设计为在导电层336和半导体管芯或置于Fo-eWLB 310上的部件之间路由信号。互连单元312还为半导体管芯或电耦合到Fo-eWLB 310的部件提供接地平面和电源平面连接。 

类似于图7a中的载体260，互连单元312是使用拾取和放置方法被安装到载体的预先形成的单元。在沉积密封剂328之前，在载体上并与半导体管芯124相邻地布置互连单元312。相比需要复杂、高度控制、昂贵和耗时的制造步骤的形成附加RDL，嵌入预先形成的互连单元312是更快、较不昂贵且更低风险的。通过嵌入互连单元312来提供接地和电源平面以及附加导电层降低了制造时间、增加了吞吐量、并减少了Fo-eWLB 310的总成本。嵌入互连元件312增加了Fo-eWLB 310的电学性能和功能，而没有增加封装厚度。 

图10a-10c图示了形成模块化PCB单元的过程。图10a示出了芯衬底350的一部分的截面图。芯衬底350包括具有酚醛棉纸、环氧化物、树脂、编制玻璃、毛面玻璃、聚酯或其他增强纤维或织物的聚四氟乙烯、预浸料（prepreg）、FR-4、FR-1、CEM-1、或CEM-3的一个或多个层。替代地，芯衬底350包括一个或多个绝缘层或钝化层。芯衬底350具有相对的表面352和354。 

使用激光钻孔、机械钻孔、深度反应离子蚀刻（DRIE）或其他合适过程来穿过芯衬底350形成多个穿通孔。穿通孔从表面352完全贯穿芯衬底350延伸到表面354。使用PVD、CVD、电解电镀、无电镀过程或其他合适的金属沉积过程来用Al、Cu、Sn、Ni、Au、Ag、Ti、W或其他合适的导电材料填充穿通孔，以形成z方向垂直互连结构或导电通孔356。替代地，使用PVD、CVD、电解电镀、无电镀过程或其他合适的金属沉积过程来在穿通孔的侧壁上形成导电层，并用例如Cu膏的导电材料，或例如聚合物销的绝缘填料材料来填充穿通孔的中心部分。 

使用PVD、CVD、电解电镀、无电镀过程或者其他合适的金属沉积过程来在芯衬底350和垂直互连结构356上形成导电层358。导电层358包括Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。导电层358的部分358a操作为接触垫并被电连接到垂直互连结构356。导电层358还包括部分358b。部分358a和358b可以被电学上共用或被电学上隔离，这取决于半导体封装的路由设计和功能。 

使用PVD、CVD、印刷、旋涂、喷涂、切涂、卷涂、层压、烧结或热氧化来在芯衬底350的表面352和导电层358a-358b上形成绝缘层或钝化层360。绝缘层360包括SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构性质的其他材料的一个或多个层。在一个实施例中，绝缘层360是焊料掩模。通过LDA、蚀刻或其他合适的过程来去除一部分绝缘层360以形成开口366。开口366暴露了导电层358。开口366a暴露了导电层358的部分358a。开口366b暴露了导电层358的部分358b。 

使用PVD、CVD、电解电镀，无电镀过程、或者其他合适的金属沉积过程，来在芯衬底350的表面354上形成导电层362。导电层362包括Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。导电层362的一个部分操作为接触垫并被电连接到垂直互连结构356。导电层362的其他部分被电学上共用或被电学上隔离，这取决于半导体封装的设计和功能。替代地，在形成导电层358和/或导电层362之后穿过芯衬底350形成垂直互连结构356。 

使用PVD、CVD、印刷、旋涂、喷涂、切涂、卷涂、层压、烧结或热氧化来在芯衬底350的表面354和导电层362上形成绝缘层或钝化层364。绝缘层364包括SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构性质的其他材料的一个或多个层。在一个实施例中，绝缘层364是焊料掩模。通过LDA、蚀刻或其他合适的过程来去除一部分绝缘层364以形成开口367并暴露导电层362。 

芯衬底350与垂直互连结构356和导电层358和362一起构成一个或多个PCB单元。图10b示出了组织到PCB单元或栏368和370中的芯衬底350的平面图。PCB单元368和370包含多行垂直互连结构356，其在PCB单元的相对表面之间延伸。PCB单元368和370被配置用于集成到堆叠或叠层封装（package-on-package，PoP）半导体器件中。PCB单元368和370促进堆叠半导体器件之间的电互连。PCB单元368和370可以在尺寸上不同，这取决于最终器件配置。尽管PCB单元368和370在图10b中被图示为包括方形或矩形覆盖区，替代地，PCB单元368和370可包括十字形的（＋）、有角度的或“L形的”、圆形的、椭圆形的、六边形的、八边形的、星形的、或任何几何形的覆盖区。图10c示出了使用锯片或激光切割工具372单切成各个PCB单元368和370的芯衬底350。 

与图1有关，图11a-11h图示了形成包括嵌入PCB单元的Fo-eWLB的过程。图11a示出了包含用于结构支撑的例如硅、聚合物、氧化铍、玻璃或其他合适的低成本、刚性材料的牺牲基部材料的载体或临时衬底380的一部分的截面图。在一个实施例中，载体380是载体带。在载体380上形成界面层或双侧带382作为临时粘性接合膜、蚀刻停止层或热释放层。 

使用拾取和放置操作来将来自图10c的PCB单元368和370安装到界面层382，其中导电层358a-358b朝向载体380定位。在一个实施例中，导电层358和/或导电层362包括电隔离的虚部分。虚部分促进PCB单元368和370的对准，并降低了总拾取和放置时间。虚部分还增加了绝缘层360和364的平面化。增加的平面化改善了PCB单元368和370在载体380和界面层382上的粘合性。虚部分防止PCB单元在载体380上移位或逃离。PCB单元368和370可以比按压到界面层382中，使得绝缘层360被布置到界面层中。 

使用拾取和放置操作来将来自图2d的半导体管芯124安装到界面层382，其中有效表面130朝向载体定位。PCB单元368和370被置于半导体管芯124的周边区域中。替代地，在安装半导体管芯124后，PCB单元368和370被置于载体380上。图11b示出了布置在载体380上作为重构或重新配置的晶片384的半导体管芯124和PCB单元368和370。在一个实施例中，类似于图5中的导电层236，在半导体管芯124的表面130上形成接地平面层。 

图11c示出了重构晶片384的一部分的平面图。PCB单元368和370以及半导体管芯124被安装在界面层382上。PCB单元368和370以互锁图案被置于半导体管芯124周围。开口367暴露了多行接触垫362。接触垫362被电连接到垂直互连结构356。垂直互连结构356在PCB单元368和370的相对表面352和354之间提供电互连。多个锯切道386相对于半导体管芯124而被对准。锯切道386跨越PCB单元368和370延伸。当沿锯切道386单切重构晶片384时，每个半导体管芯124具有置于半导体管芯124的周边区域周围或之中的多个垂直互连结构356和多个导电层358b。尽管PCB单元368和370被图示具有互锁方形和矩形覆盖区，但置于半导体管芯124周围的PCB单元可包括具有这样的覆盖区的PCB单元，该覆盖区具有十字形（+）、有角度或“L形”、圆形或椭圆形、六边形、八边形、星形或任何其他几何形状。替代地，可以与半导体管芯124的一个、两个或三个侧表面相邻地布置PCB单元368和/或PCB单元370。在一个实施例中，PCB单元是单个单元或板，并且在穿过PCB单元形成或冲压的开口中布置半导体管芯124。根据半导体封装的路由设计和功能，可以与半导体管芯124相邻地布置任何数量和/或配置的PCB单元。 

在图11d中，使用粘贴印刷、压缩模制、转移模制、液体密封模制、真空层压、旋涂或其他合适的敷料器来在半导体管芯124、PCB单元368和370以及载体380上沉积密封剂或模制化合物388。密封剂388可以是聚合物复合材料，诸如具有填料的环氧树脂、具有填料的环氧丙烯酸盐、或具有适当填料的聚合物。密封剂388是非导电的并且在环境上保护半导体器件免受外部元素和污染物的影响。密封剂388还保护半导体管芯124免受由于暴露于光而引起的劣化。密封剂388具有相对的表面390和392。密封剂388的表面392与半导体管芯124的有效表面130基本上共面。 

在图11e中，使用研磨器394在后向研磨操作中从表面390去除密封剂388的一部分。后向研磨操作从半导体管芯124的表面128上去除密封剂388，并降低了重构晶片384的厚度。密封剂388保留在PCB单元368和370上。密封剂388的表面396与半导体管芯124的表面128共面。在一些实施例中，在后向研磨操作期间，从后表面128去除半导体管芯124的一部分，以进一步减薄重构晶片384。 

在图11f中，在密封剂388的表面396中形成多个开口398。开口398包括垂直或倾斜的侧壁，并从密封剂388的表面396延伸到垂直互连单元368和370的接触垫362。使用激光器400通过LDA形成开口398。替代地，通过蚀刻或其他合适的过程来形成开口398。开口398被配置为在半导体管芯124和例如堆叠在半导体管芯124上的存储器件、无源器件、锯齿滤波器、电感器、天线等的半导体管芯或器件之间提供3D电互连。在一个实施例中，将诸如Cu有机可焊接防腐剂（OSP）的表面涂料（finish）施加到暴露的导电层以防止Cu氧化。 

在图11g中，通过化学蚀刻、机械剥离、CMP、机械研磨、热烘、紫外光、激光扫描或湿式剥除来去除载体380和界面层382。去除载体380和界面层382暴露了密封剂388的表面392、半导体管芯124的有效表面130和绝缘层360以及PCB单元368和370的导电层358a-358b。 

使用PVD、CVD、印刷、层压、旋涂、喷涂、烧结或热氧化来在密封剂388的表面392、半导体管芯124的有效表面130、和PCB单元368和370上形成绝缘层或钝化层402。绝缘层402包含SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构性质的其他材料的一个或多个层。通过LDA、蚀刻或其他合适的过程来去除一部分绝缘层402以暴露导电层132和导电层358a-358b。 

使用诸如喷镀、电解电镀或无电镀的图案化和金属沉积过程来在绝缘层402上形成导电层或RDL 404。导电层404可以是Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。导电层404的一部分被电连接到导电层132。导电层404的一部分被电连接到PCB单元368和370的导电层358b。导电层404的一部分被电连接到PCB单元368和370的导电层358a。导电层404的其他部分被电学上共用或被电学上隔离，这取决于半导体管芯124的设计和功能。导电层404在半导体封装内提供信号路由以及电源和接地连接。 

使用PVD、CVD、印刷、层压、旋涂、喷涂、烧结或热氧化来在绝缘层402和导电层404上形成绝缘层或钝化层406。绝缘层406包含SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构性质的其他材料的一个或多个层。在一个实施例中，绝缘层406是焊料掩模。通过LDA、蚀刻或其他合适的过程来去除一部分绝缘层406以暴露导电层404。 

在图11h中，使用蒸发、电解电镀，无电镀、球落、或丝网印刷过程来在导电层404上沉积导电凸点材料。凸点材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料和其组合，其具有可选的助焊溶液。例如，凸点材料可以是共晶锡/铅、高铅焊料或无铅焊料。使用合适的附着或接合过程来将凸点材料接合到导电层404。在一个实施例中，通过将材料加热到材料的熔点之上来使凸点材料回流以形成球或凸点408。在一些应用中，使凸点408第二次回流以改善与导电层404的电接触。在一个实施例中，凸点408被形成在UBM层上。凸点408还可被压缩接合或热压缩接合到导电层404。凸点408表示可形成在导电层404上的一种类型的互连结构。互连结构也可使用接合引线、导电膏、钉头凸点、微型凸点或其他电互连。 

经由导电层404将PCB单元368和370的导电层358a电连接到凸点408以用于与外部V_SS或V_DD的连接。每个导电层358b可以被连接到V_SS或V_DD。V_SS可以被连接到任意的导电层358b。V_DD可以被连接到任意的导电层358b。连接到V_SS的导电层358b形成接地平面。连接到V_DD的导电层358b形成电源平面。将接地平面358b与电源平面358b电隔离。 

由PCB单元368和370提供的接地平面被布置在绝缘层402之下，并且与导电层404的信号迹线电隔离。导电层404的电源迹线通过连接电源平面来向半导体管芯124供应功率。可以在半导体管芯124和电源平面的任何部分（即连接到V_DD的任何导电层358b）之间形成电源迹线。选择PCB单元368和370的位置、电源平面的位置以及电源迹线的位置来最小化迹线长度。 

使用锯片或激光切割工具409经由密封剂388和PCB单元368和370的锯切道386将重构晶片384单切成各个Fo-eWLB 410。图12示出了单切后的Fo-eWLB 410。经由导电层404将半导体管芯124电连接到凸点408以用于与外部装置（例如，PCB）的连接。PCB单元368和370被嵌入半导体管芯124的周边区域中的密封剂388中。经由导电层404将半导体管芯124电连接到PCB单元368和370的导电层358a-358b。经由导电层404将PCB单元368和370的导电层358b电连接到凸点408以用于与外部V_SS或V_DD的连接。导电层358b提供与半导体管芯124相邻的接地和电源平面。嵌入PCB单元368和370形成接地和电源平面而无需在导电层404上形成附加的RDL。形成较少RDL增加了封装可靠性并减少了Fo-eWLB 410的总厚度。 

通过与半导体管芯124相邻地布置PCB单元368和370来形成电源平面增加了路由设计中的灵活性。可以将PCB单元368和370置于需要电源平面的任何地方，并且导电层404的电源迹线可以连接到电源平面的任何部分，即连接到V_DD的导电层358b。路由设计中增加的灵活性允许最短可能的迹线长度。减少的迹线长度产生了更有效的PDN并增加了Fo-eWLB 410的速度和功能。 

由导电层358b提供的接地平面被布置在绝缘层402之下，并且与导电层404的信号迹线电隔离。将绝缘层402和导电层404的信号迹线置于接地平面上促进了跨越Fo-eWLB 410的微带线的形成。微带线传递微波频率信号并允许微波部件（例如，天线、耦合器、滤波器、功率分配器等）被结合到Fo-eWLB 410中。形成接地平面还增加了Fo-eWLB 410内的ESD保护。 

PCB单元368和370的导电层358b提供了Fo-eWLB 410内的附加导电层。附加导电层被用于形成解耦电容器。通过在绝缘层402上的导电层404和导电层358b的一部分中设计电源网络来形成解耦电容器。在一个实施例中，供应功率给半导体管芯124的电源网络，即导电层404的部分，被设计为遍布接地平面部分358b，使得电源网络、绝缘层402和接地平面358b形成解耦电容器。将解耦电容器结合到Fo-eWLB 410中降低了电压波动并增加了Fo-eWLB 410的电学性能。 

PCB单元368和370促进了半导体管芯或安装在Fo-eWLB 410上的部件的电互连。开口398暴露导电层362以为半导体管芯或置于Fo-eWLB 410上的部件提供信号、接地和电源互连。PCB单元368和370是模块化的预制单元，其可以被结合到各种半导体封装中。使用拾取和放置方法来将PCB单元368和370安装到载体380。相比需要复杂、高度控制、昂贵和耗时的制造步骤的形成附加RDL，使用预制PCB单元368和370来形成附加导电层以及电源和接地平面是更快、较不昂贵且更低风险的。嵌入PCB单元368和370降低了制造时间、增加了吞吐量、并减少了Fo-eWLB 410的总成本。嵌入PCB单元368和370增加了Fo-eWLB 410的电学性能和功能，而没有增加封装厚度。 

虽然已经对本发明的一个或多个实施例进行了详细说明，但本领域技术人员将理解，在不脱离如以下权利要求中所阐述的本发明的范围的情况下，可以对那些实施例做出修改和调整。