应用于JPEG2000解码器中的二维离散小波逆变换器

摘要

应用于JPEG2000解码器中的二维离散小波逆变换器，涉及一种二维离散小波逆变换器。为了解决应用在JPEG2000解码器中的小波逆变换硬件部分存在低速且高存储的问题。它包括小波系数存储器、读地址产生模块、列逆变换模块、Reg重排模块、行逆变换模块、写地址产生模块和IDWT控制模块；小波系数存储器内存储多级二维交织化后的小波系数，读地址产生模块和写地址产生模块分别采用两列交替扫描和“z”字形方式读写小波系数，列逆变换模块和行逆变换模块完成垂直和水平方向上的一维离散小波逆变换，列、行逆变换间靠Reg重排模块完成数据重排，IDWT控制模块对其他模块使能控制完成小波逆变换。它用于JPEG2000解码器中。

说明书

技术领域

本发明涉及一种二维离散小波逆变换器，特别涉及一种应用于JPEG2000解码器中的 二维离散小波逆变换器。

背景技术

随着数字通信技术、多媒体技术、网络技术等得飞速发展，图像编码和压缩技术日益 受到关注，数字化的图像海量信息对于图像压缩性能与质量的要求越来越高。上一代的图 像压缩技术标准JPEG虽已应用多年并取得了巨大成功，但却难以适应目前的图像处理要 求，于是拥有更多性能优势的JPEG2000应运而生。

JPEG2000核心解码算法步骤为：压缩码流处理、算术熵解码(MQ-Decoder)、位平面 熵解码(Bit-Plane-Decoder)、离散小波逆变换(Inverse-Discrete-Wavelet-Transform， IDWT)以及后处理。其中小波逆变换部分处于整个解码器的核心地位，其重要性毋庸置疑。

小波变换/逆变换的理论研究已经有不少成果，尤其是基于提升(lifting)算法的思 路以其算法简单、设计容易著称。如今的一些大型软件厂商推出的JPEG2000编解码软件 也纷纷采用此种算法，且已有不少开源的软件代码存在。硬件设计厂商虽然也有不少成果， 但是对于代码几乎没有开放。

而现有的小波逆变换硬件部分存在低速且高存储的问题。

发明内容

本发明的目的是为了解决应用在JPEG2000解码器中的小波逆变换硬件部分存在低速且 高存储的问题，本发明提供一种应用于JPEG2000解码器中的二维离散小波逆变换器。

应用于JPEG2000解码器中的二维离散小波逆变换器，

它包括小波系数存储器、读地址产生模块、列逆变换模块、Reg重排模块、行逆变换 模块、写地址产生模块和IDWT控制模块；

小波系数存储器，用于存储多级二维交织化后的小波系数，所述多级二维交织化后的 小波系数为将按能量集中存储的小波系数进行多级二维交织化得到的；

读地址产生模块，用于按交替扫描两列的方式产生读小波系数的地址，所述交替扫描 两列的方式为：对小波系数存储器内存储的小波系数进行交替扫描两列，依次获取每列中 当前级数下的两个数据，当到列尾时，转至下两列重复操作，直至完成所有列数据的读取， 所述级数为最高级递减至低级；

列逆变换模块，用于根据读地址产生模块的地址，读取小波系数，对读取的小波系数 进行垂直方向的一维离散小波逆变换；

Reg重排模块，用于对列逆变换后的数据经单寄存器缓存模块重排；

写地址产生模块，用于按“z”字形方式产生写小波系数的地址，所述“z”字形方式 为：若当前级数下总的列数为偶数，对于行逆变换后的数据的第一列和最后一列直接写回， 其他列按“z”字写回；若当前级数下总的列数为奇数，对于行逆变换后的数据的第一列 直接写回，其他列按“z”字写回；

行逆变换模块，用于对重排后的数据进行水平方向上的一维离散小波逆变换，并按写 地址产生模块产生的地址写回到小波系数存储器内；

IDWT控制模块，用于对其他各模块使能控制，完成二维离散小波逆变换。

本发明的有益效果在于，1、流水线处理过程，获得高时钟频率；2、两种离散小波逆 变换的统一设计，高效复用芯片资源；3、隔列交替扫描方案降低片上存储要求，同时提 高并行度，加速解码；4、单寄存器重排过程，节约资源和降低控制复杂度；5、优化的存 取址机制，降低片外存储要求；6、并行处理，加速解码过程，同时减少外部存储访问次 数，降低能耗；7、简单的数据通路和电路结构，方便调试、维护和更新。

附图说明

图1为具体实施方式一所述的应用于JPEG2000解码器中的二维离散小波逆变换器的 原理示意图。

图2为具体实施方式一所述的单级二维交织化过程的原理示意图。

图3为三级8×8单元的小波系数采用具体实施方式一所述的交替扫描两列的方式的 读取过程的原理示意图。

图4为三级8×8单元的的小波系数采用具体实施方式一所述的“z”字形方式的数据 写回过程的原理示意图。

图5为具体实施方式二所述的状态机的原理示意图。

图6为9/7离散小波列逆变换的数据流示意图；

图7为具体实施方式三所述的列逆变换模块的原理示意图。

图8为9/7离散小波行逆变换的数据流示意图；

图9为为具体实施方式四所述的行逆变换模块的原理示意图。

图10为采用单寄存器缓存模块重排输入输出数据顺序的示意图。

图11为采用单寄存器缓存模块的原理示意图。

具体实施方式

具体实施方式一：结合图1说明本实施方式，本实施方式所述的应用于JPEG2000解 码器中的二维离散小波逆变换器，它包括小波系数存储器、读地址产生模块、列逆变换模 块、Reg重排模块、行逆变换模块、写地址产生模块和IDWT控制模块；

小波系数存储器，用于存储多级二维交织化后的小波系数，所述多级二维交织化后的 小波系数为将按能量集中存储的小波系数进行多级二维交织化得到的；

读地址产生模块，用于按交替扫描两列的方式产生读小波系数的地址，所述交替扫描 两列的方式为：对小波系数存储器内存储的小波系数进行交替扫描两列，依次获取每列中 当前级数下的两个数据，当到列尾时，转至下两列重复操作，直至完成所有列数据的读取， 所述级数为最高级递减至低级；

列逆变换模块，用于根据读地址产生模块的地址，读取小波系数，对读取的小波系数 进行垂直方向的一维离散小波逆变换；

Reg重排模块，用于对列逆变换后的数据经单寄存器缓存模块重排；

写地址产生模块，用于按“z”字形方式产生写小波系数的地址，所述“z”字形方式 为：若当前级数下总的列数为偶数，对于行逆变换后的数据的第一列和最后一列直接写回， 其他列按“z”字写回；若当前级数下总的列数为奇数，对于行逆变换后的数据的第一列 直接写回，其他列按“z”字写回；

行逆变换模块，用于对重排后的数据进行水平方向上的一维离散小波逆变换，并按写 地址产生模块产生的地址写回到小波系数存储器内；

IDWT控制模块，用于对其他各模块使能控制，完成二维离散小波逆变换。

本实施方式中，为减小片外存储的压力，使小波系数存储器中的小波系数按照简单的 坐标映射方式分布以及写回。之后隔列交替扫描获取两列中当前级数下的数据、由列逆变 换模块对数据进行垂直方向的一维离散小波逆变换、变换后数据经单寄存器缓存模块重排 输出至行逆变换模块用于完成垂直方向上的一维离散小波逆变换，列逆变换模块内含寄存 器完成乒乓存储和延时处理，行变换内嵌4N(N为垂直方向处理的像素点总数)大小存储 单元及相应的控制机制用以缓存中间结果。完成特定级数的变换后，最终结果可以从小波 系数存储器中读出。

采用简易坐标映射公式与辅助控制手段实现对小波系数的定位存取，降低片外存储要 求；基于变形公式实现的流水线逆变换单元并行进行行、列方向一维逆变换以满足高速应 用；两列交替扫描方法能最大化行、列逆变换的并行度，且最小化重排缓存；采用单寄存 器缓存模块便可完成数据重排，低面积消耗时显著降低控制复杂度。

小波系数本应按能量集中存储的，交织化过程完成对数据的重排。单级二维交织化过 程如图2所示，其中L代表低频，H代表高频。将所有行的低高频系数按插指方式排布， 完成水平方向一维交织化过程后对所有列进行同样操作，便可完成单级二维交织化过程。 本实施方式的小波系数存储采用的多级二维交织化。

所述交替扫描两列，其交替扫描当前级数下的两列数据，能使列逆变换变换的输出结 果经重排后便可立即进行行逆变换，从而无需暂存二者间的数据，在提高并行度的同时显 著降低片上缓存的大小。两列交替扫描过程是交替扫描两列，依次获取每列中当前级数下 的两个数据，当到列尾时，转至下两列重复操作，直至完成所有列数据的获取，这样可提 高行、列逆变换的并行度，且极大地降低行、列间的缓存大小。三级8×8单元数据读取 过程如图3所示。

将列逆变换按两列交替顺序输出的数据经单寄存器缓存模块和简易的辅助控制手段便 可按“z字形”顺序输出至行逆变换模块，面积消耗极小的同时降低控制复杂度。

数据写回时，由于行逆变换的数据输出顺序在边界处较为特殊，对于第一列数据，直 接写回，为了匹配时序要求，数据和地址每两个时钟周期更新一次，若当前级数下总的列 数为偶数，最后一列输出方式与第一列相同，否则，对于后续列，则均按“z字形”方式 写回，数据和地址每一个时钟周期更新一次。2级8*8单元的数据写回方式如图4所示， 更高级数可以此类推。

具体实施方式二：结合图5说明本实施方式，本实施方式是对具体实施方式一所述 的应用于JPEG2000解码器中的二维离散小波逆变换器的进一步限定，IDWT控制模块的 控制过程采用状态机实现，所述状态机包括空闲状态、开始状态、并行状态、仅行变换状 态、当前级数结束状态和整体结束状态，所述状态机的工作过程为：

空闲状态，初始等待，当接收小波逆变换使能信号IDWT_en时，转入开始状态；

开始状态，进行列宽、行宽和级数的初始化，以及当前级数lev、行宽和列宽的计算， 当当前级数lev大于0时，转入并行状态，当当前级数lev等于0时，转入整体结束状态；

并行状态，列变换和行变换并行，当接收列变换完成信号CT_over，转入仅行变换状态；

整体结束状态，转入空闲状态；

仅行变换状态，对未进行行变换的数据进行行变换，当接收行变换完成信号RT_over， 转入当前级数结束状态；

当前级数结束状态，转入开始状态。

具体实施方式三：结合图6和图7说明本实施方式，本实施方式是对具体实施方式 一或二所述的应用于JPEG2000解码器中的二维离散小波逆变换器的进一步限定，列逆变 换模块包括26个二路选择器、5个加法器、3个乘法器、8个开关、8个z^-1延时寄存器、 8个单寄存器和6个乒乓寄存器；

第一单寄存器移出的数据同时输入至第1二路选择器和第一延时寄存器，第1二路选 择器的0数据端输出的数据输入至第2二路选择器，第2二路选择器的0数据端输出的数 据输入至第3二路选择器的0数据端，第2二路选择器的1数据端输出的数据经左移两位 后输入至第一加法器，第一加法器输出的数据输入至第3二路选择器的1数据端，第3 二路选择器输出的数据输入至第5二路选择器的0数据端，

第1二路选择器的1数据端输出的数据和第4二路选择器输出的数据分别输入至第一 乘法器，第一乘法器输出的数据输入至第5二路选择器的1数据端，

参数γδ输入至第4二路选择器的1数据端，参数γk²输入至第4二路选择器的0数据 端；

第5二路选择器输出的数据输入至第6二路选择器，第6二路选择器的0数据端输出 的数据输入至第一乒乓寄存器，第一乒乓寄存器输出的数据和第7二路选择器输出的数据 分别输入至第二加法器，第二加法器输出的数据输入至第8二路选择器，第8二路选择器 的0数据端输出的数据输入至第二乒乓寄存器，第二乒乓寄存器输出的数据输入至第7 二路选择器的1数据端；

第6二路选择器的1数据端输出的数据存入第二单寄存器，第二单寄存器移出的数据 输入至第7二路选择器的0数据端；

第8二路选择器的1数据端输出的数据输入至第9二路选择器，第9二路选择器的1 数据端输出的数据输入至第10二路选择器的1数据端，第8二路选择器的0数据端输出 的数据经右移2位后输入至第10二路选择器的0数据端，第10二路选择器输出的数据输 入至第三单寄存器；

第一延时寄存器输出的数据输入至第二延时寄存器，第二延时寄存器输出的数据输入 至第11二路选择器，第11二路选择器的0数据端输出的数据经左移一位后输入至第12 二路选择器的0数据端，第11二路选择器的1数据端输出的数据输入至第12二路选择器 的1数据端，第12二路选择器输出的数据输入至第13二路选择器的1数据端，第三乒乓 寄存器输出的数据输入至第13二路选择器的0数据端，第13二路选择器输出的数据和第 三单寄存器输出的数据分别输入至第三加法器，第三加法器输出的数据输入至第14二路 选择器，第14二路选择器的1数据端输出的数据输入至第三乒乓寄存器，第14二路选择 器的0数据端输出的数据输入至第15二路选择器，第15二路选择器的0数据端输出的数 据经右移一位后输入至第16二路选择器的0数据端，第15二路选择器的1数据端输出的 数据输入至第16二路选择器的1数据端，第16二路选择器输出的数据输入至第四单寄存 器，第四单寄存器输出的数据输入至第17二路选择器的0数据端，

第三单寄存器输出的数据输入至第三延时寄存器，第三延时寄存器输出的数据输入至 第四延时寄存器，第四延时寄存器输出的数据输入至第17二路选择器的1数据端，

第17二路选择器输出的数据同时输入至第五单寄存器和第26二路选择器的0数据 端，

第五单寄存器输出的数据和第18二路选择器输出的数据分别输入至第二乘法器，参 数输入至第18二路选择器的1数据端，参数αβ输入至第18二路选择器的0数据端； 第二乘法器输出的数据输入至第19二路选择器，

第19二路选择器的0数据端输出的数据输入至第四乒乓寄存器，第四乒乓寄存器输 出的数据和第20二路选择器输出的数据分别输入至第四加法器，第四加法器输出的数据 输入至第21二路选择器，第21二路选择器的0数据端输出的数据输入至第五乒乓寄存器， 第五乒乓寄存器输出的数据输入至第20二路选择器的1数据端；

第19二路选择器的1数据端输出的数据存入第六单寄存器，第六单寄存器移出的数 据输入至第20二路选择器的0数据端，第21二路选择器的1数据端输出的数据输入至第 七单寄存器，

同时，第五单寄存器输出的数据输入至第五延时寄存器，第五延时寄存器输出的数据 输入至第六延时寄存器，第六延时寄存器输出的数据输入至第22二路选择器的1数据端，

第22二路选择器输出的数据和第七单寄存器输出的数据分别输入至第五加法器，第 五加法器输出的数据输入至第23二路选择器，第23二路选择器的1数据端输出的数据输 入至第六乒乓寄存器，第23二路选择器的0数据端输出的数据输入至第八单寄存器，

第七单寄存器输出的数据输入至第七延时寄存器，第七延时寄存器输出的数据输入至 第八延时寄存器，第八延时寄存器输出的数据输入至第24二路选择器的0数据端，第八 单寄存器输出的数据输入至第24二路选择器的1数据端，第24二路选择器输出的数据和 第25二路选择器输出的数据分别输入至第三乘法器，参数输入至第25二路选择器的1 数据端，参数输入至第25二路选择器的0数据端；第三乘法器输出的数据输入至第26 二路选择器的1数据端，第26二路选择器输出的数据为进行垂直方向的一维离散小波逆 变换后的数据；

同时，在延时寄存器与延时寄存器及单寄存器之间传输数据时均由开关控制；

其中，γ、δ、α、β和k均为JPEG2000解码器中JPEG2000协议里的固定参数；

所述26个二路选择器中第1二路选择器、第5二路选择器、第9二路选择器、第10二 路选择器、第11二路选择器、第12二路选择器、第15二路选择器、第16二路选择器和 第26二路选择器均采用filter控制小波模式，filter为1时，表示解码的是9/7小波，filter 为为0时，表示解码的是5/3小波，其他的二路选择器采用奇时钟odd控制。

小波分为9/7小波和5/3小波，一维9/7和5/3IDWT算法的变形形式分别如式1和 式2所示。其中，表示保留一位小数，表示向下取整。S_i和d_i分别表示输入的偶 数位和奇数位数据，和为变换后的偶数位和奇数位数据。

根据上述公式，能得到9/7列逆变换的数据流方式如图6所示,每一级提升过程在任 意时钟周期内最多只有1个乘法器和2个加法器在工作。图6中偶数位输入为S_j＝y(2i,2j) 和奇数位输入为d_j＝y(2i,2j+1)和

根据所述数据流得到列逆变换模块的结构如图7所示，filter为滤波模式，值为1 时表示9/7模式，值为0时表示5/3模式，odd为奇时钟周期(为简化电路，未对某些数 据进行加倍表示)。其采用流水线结构，最大化利用计算单元,关键路径上仅为一个乘法 器的延时，且仅用三个乘法器和五个加法器便完成了两种小波逆变换的统一处理。R×2 寄存器为乒乓寄存器缓存结构，用以缓存奇偶列运算的中间结果以及进行延时处理。

具体实施方式四：结合图8和图9说明本实施方式，本实施方式是对具体实施方式 三所述的应用于JPEG2000解码器中的二维离散小波逆变换器的进一步限定，行逆变换模 块包括26个二路选择器、5个加法器、3个乘法器、8个开关、8个延时寄存器、8个单 寄存器和6个存储器Mem；

1号单寄存器移出的数据同时输入至1号二路选择器和1号延时寄存器，1号二路选 择器的0数据端输出的数据输入至2号二路选择器，2号二路选择器的0数据端输出的数 据输入至3号二路选择器的0数据端，2号二路选择器的1数据端输出的数据经左移两位 后和数值1分别输入至1号加法器，1号加法器输出的数据输入至3号二路选择器的1数 据端，3号二路选择器输出的数据输入至5号二路选择器的0数据端，

1号二路选择器的1数据端输出的数据和4号二路选择器输出的数据分别输入至1号 乘法器，1号乘法器输出的数据输入至5号二路选择器的1数据端，

参数γδ输入至4号二路选择器的1数据端，参数γk²输入至4号二路选择器的0数据 端；

5号二路选择器输出的数据输入至6号二路选择器，6号二路选择器的0数据端输出 的数据输入至1号存储器Mem，1号存储器Mem输出的数据和7号二路选择器输出的数 据分别输入至2号加法器，2号加法器输出的数据输入至8号二路选择器，8号二路选择 器的0数据端输出的数据输入至2号存储器Mem，2号存储器Mem输出的数据输入至7 号二路选择器的1数据端；

6号二路选择器的1数据端输出的数据存入2号单寄存器，2号单寄存器移出的数据 输入至7号二路选择器的0数据端；

8号二路选择器的1数据端输出的数据输入至9号二路选择器，9号二路选择器的1 数据端输出的数据输入至1号0二路选择器的1数据端，8号二路选择器的0数据端输出 的数据经右移2位后输入至1号0二路选择器的0数据端，1号0二路选择器输出的数据 输入至3号单寄存器；

1号延时寄存器输出的数据输入至2号延时寄存器，2号延时寄存器输出的数据输入 至11号二路选择器，11号二路选择器的0数据端输出的数据经左移一位后输入至12号 二路选择器的0数据端，11号二路选择器的1数据端输出的数据输入至12号二路选择器 的1数据端，12号二路选择器输出的数据输入至13号二路选择器的1数据端，3号存储 器Mem输出的数据输入至13号二路选择器的0数据端，13号二路选择器输出的数据和 3号单寄存器输出的数据分别输入至3号加法器，3号加法器输出的数据输入至14号二路 选择器，14号二路选择器的1数据端输出的数据输入至3号存储器Mem，14号二路选择 器的0数据端输出的数据输入至15号二路选择器，15号二路选择器的0数据端输出的数 据经右移一位后输入至16号二路选择器的0数据端，15号二路选择器的1数据端输出的 数据输入至16号二路选择器的1数据端，16号二路选择器输出的数据输入至4号单寄存 器，4号单寄存器输出的数据输入至17号二路选择器的0数据端，

3号单寄存器输出的数据输入至3号延时寄存器，3号延时寄存器输出的数据输入至 4号延时寄存器，4号延时寄存器输出的数据输入至17号二路选择器的1数据端，

17号二路选择器输出的数据同时输入至5号单寄存器和26号二路选择器的0数据端，

5号单寄存器输出的数据和18号二路选择器输出的数据分别输入至2号乘法器，参 数输入至18号二路选择器的1数据端，参数αβ输入至18号二路选择器的0数据端； 2号乘法器输出的数据输入至19号二路选择器，

19号二路选择器的0数据端输出的数据输入至4号存储器Mem，4号存储器Mem输 出的数据和20号二路选择器输出的数据分别输入至4号加法器，4号加法器输出的数据 输入至21号二路选择器，21号二路选择器的0数据端输出的数据输入至5号存储器Mem， 5号存储器Mem输出的数据输入至20号二路选择器的1数据端；

19号二路选择器的1数据端输出的数据存入6号单寄存器，6号单寄存器移出的数据 输入至20号二路选择器的0数据端，21号二路选择器的1数据端输出的数据输入至7号 单寄存器，

同时，5号单寄存器输出的数据输入至5号延时寄存器，5号延时寄存器输出的数据 输入至6号延时寄存器，6号延时寄存器输出的数据输入至22号二路选择器的1数据端，

22号二路选择器输出的数据和7号单寄存器输出的数据分别输入至5号加法器，5 号加法器输出的数据输入至23号二路选择器，23号二路选择器的1数据端输出的数据输 入至6号存储器Mem，23号二路选择器的0数据端输出的数据输入至8号单寄存器，

7号单寄存器输出的数据输入至7号延时寄存器，7号延时寄存器输出的数据输入至 8号延时寄存器，8号延时寄存器输出的数据输入至24号二路选择器的0数据端，8号单 寄存器输出的数据输入至24号二路选择器的1数据端，24号二路选择器输出的数据和25 号二路选择器输出的数据分别输入至3号乘法器，参数输入至25号二路选择器的1数 据端，参数输入至25号二路选择器的0数据端；3号乘法器输出的数据输入至26号二 路选择器的1数据端，26号二路选择器输出的数据为进行水平方向的一维离散小波逆变 换后的数据；

同时，在延时寄存器与延时寄存器及单寄存器之间传输数据时均由开关控制；

其中，γ、δ、α、β和k均为JPEG2000解码器中JPEG2000协议里的固定参数；

所述26个二路选择器中1号二路选择器、5号二路选择器、9号二路选择器、1号0二 路选择器、11号二路选择器、12号二路选择器、15号二路选择器、16号二路选择器和 26号二路选择器均采用filter控制小波模式，filter为1时，表示解码的是9/7小波，filter 为为0时，表示解码的是5/3小波，其他的二路选择器采用奇时钟odd控制。

小波分为9/7小波和5/3小波，一维9/7和5/3IDWT算法的变形形式分别如式1和 式2所示。其中，表示保留一位小数，表示向下取整。S_i和d_i分别表示输入的偶 数位和奇数位数据，和为变换后的偶数位和奇数位数据。

根据上述公式，能得到9/7列逆变换的数据流方式如图8所示,

根据所述数据流得到行逆变换模块的结构如图9所示，与图7结构相似，为缓存列变 换的中间数据,其内嵌4个存储器，大小均为N，其中两个用于5/3小波和9/7的一级提 升，另外两个用于9/7的二级提升过程。图8中虚线与数据流交点即为存储器所在位置， 由于两级提升过程数据流流入方式不一，因而二者存储器位置略有差异。

本实施方式采用流水线结构，使关键路径上仅有一个乘法器延时，且行列方向并行处 理，满足高速应用。最大化利用运算单元。列逆变换采用较少的乒乓寄存器结构实现列方 向数据缓存，行逆变换内嵌较小的单端口存储器实现数据暂存，实现面积的低消耗。

具体实施方式五：本实施方式是对具体实施方式四所述的应用于JPEG2000解码器中 的二维离散小波逆变换器的进一步限定，所述将按能量集中存储的小波系数进行二维交织 化为：

利用公式

进行二维交织化，

其中f表示映射方式，用以将本应按能量集中分布的小波系数映射至指定位置，L代表 低频，H代表高频，LL表示水平方向低通且垂直方向低通的子带，LH表示水平方向高通 且垂直方向低通的子带，HL表示水平方向低通且垂直方向高通的子带，HH表示水平方 向高通且垂直方向高通的子带，上标M表示当前级数，rsize、csize分别表示水平和垂直 方向处理的像素点总数；i和j分别代表水平和垂直方向的坐标。

小波系数本应按能量集中存储的，交织化过程完成对数据的重排。单级二维交织化过 程如图2所示，为实现外部存储器的低存储和高效复用，将最高的M级进行二维交织化， 其结果看作M-1级的LL子带，与M-1级HL、LH、HH子带进行二维交织化后看作M-2级的 LL子带，以此类推，便可完成对小波系数的重新分布。简化的坐标映射如式3所示。f表 示映射方式，用以将本应按能量集中分布的小波系数映射至指定位置，其下标表示子带， 上标M表示当前级数，rsize、csize分别表示水平和垂直方向处理的像素点总数。i和j 分别代表水平和垂直方向的坐标。

具体实施方式六：结合图10说明本实施方式，本实施方式是对具体实施方式五所述 的应用于JPEG2000解码器中的二维离散小波逆变换器的进一步限定，所述Reg重排模块， 用于对列逆变换后的数据经单寄存器缓存模块重排；其中单寄存器缓存模块的时钟clk、 输入Input、当前存储数据reg和输出Output如下表：

列逆变换也是按两列交替方式输出数据的，为使之按“z字形”方式输出至行逆变换 模，采用单寄存器模块对其进行重排，在最小化硬件资源的同时显著降低控制复杂度。其 重排过程见上表。

单寄存器缓存模块的重排过程以四个时钟周期为一个阶段，寄存器在一个阶段内的前 三个时钟周期Ctrl0为1，进行数据更新，在第四个周期Ctrl0为0，缓存数据。在第三 个周期Ctrl1为1，输出数据由输入数据直接提供，在其余三个周期Ctrl1为0，输出数 据由寄存器提供。整体处理过程在一个时钟周期的时滞下由单寄存器存储数据并由二路选 择器进行输出选择控制，硬件结构如图11所示。

这部分是完成重排过程，减小的是片上存储和控制复杂度。