多个环形振荡器的同步输出

摘要

公开了用于生成多个环形振荡器的同步输出的电路。在一实施例中，该电路包括：第一环形振荡器，配置为生成第一周期信号；以及第二环形振荡器，配置为生成第二周期信号。该电路还可包括：选择单元，耦接为接收所述第一周期信号和第二周期信号。该选择单元配置为响应于来自第一和第二周期信号之一的最近接收的上升边沿，将第一时钟边沿传递到第一和第二环形振荡器中的每个中。该选择单元还配置为响应于来自第一和第二周期信号之一的最近接收的下降边沿，将第二时钟边沿传递到第一和第二环形振荡器中的每个中，其中第一和第二时钟边沿在方向上相反。

说明书

技术领域

本发明涉及电子电路，更特别地，涉及环形振荡器电路。

背景技术

许多现代集成电路采用频率缩放和/或电压缩放作为平衡性能和 功耗的方法。这两种缩放的组合称为动态电压频率缩放（DVFS）， 其可提供电压缩放和频率缩放二者。利用DVFS，电压和频率可针对 需要更高性能的工作负荷而增大。对于具有更低性能要求的工作负荷， 电压和频率可降低以节省功率。在某些IC中，电压和频率还可响应 于更高操作温度而减小。

利用DVFS时的电压变化可能影响各种组件。在许多IC中，环形 振荡器可用于生成所需的时钟信号。环形振荡器产生的信号的频率可 以是电压的函数。环形振荡器产生的周期信号的频率可随着电压增大 而增大，同时频率可随着电压减小而降低。因此，环形振荡器可用于 为利用DVFS的IC产生时钟信号。各个环形振荡器可能具有与周期 信号的频率相关的特定特性，该周期信号是关于所接收的电压而产生 的。对于利用DVFS的IC及其组件，环形振荡器可选择为具有与其 相应的时钟负载相关联的特性，由此允许在选定的电压范围，操作频 率（其是电压的函数）的线性的或接近线性的近似。

发明内容

公开了用于产生多个环形振荡器的同步输出的电路。在一实施例 中，该电路包括：第一环形振荡器，配置为生成第一周期信号；以及 第二环形振荡器，配置为生成第二周期信号。该电路还可包括：选择 单元，耦合为接收所述第一周期信号和第二周期信号。该选择单元配 置为响应于来自第一和第二周期信号之一的最近接收的上升边沿，将 第一时钟边沿传递到第一和第二环形振荡器中的每个中。该选择单元 还配置为响应于来自第一和第二周期信号之一的最近接收的下降边 沿，将第二时钟边沿传递到第一和第二环形振荡器中的每个中，其中 第一和第二时钟边沿方向相反。

在一实施例中，一种方法包括：第一环形振荡器生成第一周期信 号，第二环形振荡器生成第二周期信号。该方法还包括：选择单元响 应于来自第一和第二周期信号之一的最近接收的上升时钟边沿，将第 一时钟边沿传递到第一和第二环形振荡器中的每个中。该选择单元还 可响应于来自第一和第二周期信号之一的最近接收的下降时钟边沿， 将第二时钟边沿传递到第一和第二环形振荡器中的每个中。第一和第 二时钟边沿发生在相反方向上。

还构思了具有多个环形振荡器和选择单元的集成电路。

附图说明

本发明的其他方面将在参照附图阅读下面的详细说明之后变得显 然，附图中：

图1是集成电路（IC）的一实施例的框图；

图2是示出配置为提供两个不同的环形振荡器的同步输出的电路 的一实施例的框图；

图3是示出配置为提供两个不同的环形振荡器的同步输出的电路 的一实施例的逻辑图；

图4是示出配置为提供两个不同的环形振荡器的同步输出的电路 的一实施例的操作的时序图；

图5是示出配置为提供大于两个的多个环形振荡器的同步输出的 电路的一实施例的逻辑图；以及

图6是示出初始化和操作具有多个环形振荡器的电路的方法的流 程图。

本发明允许各种修改和替代形式，其具体实施例以示例的方式示 于附图中且将在这里得到详细描述。然而应理解，附图和对其的描述 无意将本发明限制到所公开的特定形式，而是相反，本发明将覆盖落 入所附权利要求定义的本发明的思想和范围内的所有修改、等价和替 代。

具体实施方式

现在参照图1，示出集成电路（IC）的一实施例的框图。在所示 实施例中，IC10是具有多个处理器核（在该示例中，核0至核7）的 处理器。核组成对，每对相对于其他核居于单独的时钟域。例如，核 0和核1居于时钟域0中，核2和核3居于时钟域1中，以此类推。 所示实施例中的每对核耦合到时钟发生器20，且因此耦合为接收来自 其的相应时钟信号。时钟信号Clk0生成于时钟域0中，Clk1生成于 时钟域1中，以此类推。每个时钟信号独立于其他时钟域中生成的那 些时钟信号，因此可以在操作期间的至少一些时间在频率方面有所不 同。每个时钟发生器20生成的时钟信号可以被提供给它所耦合到的相 应核对内的时钟树或者其他结构。

在该示例中IC10实施动态电压频率缩放（DVFS），因此包括电 压控制单元15。每个时钟发生单元20因此可以接收来自电压控制单 元15的独特的电压，这些电压中的每个可以在操作期间改变。如下面 将说明的那样，每个时钟发生单元20可利用环形振荡器生成其相应的 时钟信号。所产生的各时钟信号的频率可基于所接收的电压而变化。 因此，针对给定核对，IC10可通过增大或减小提供给其对应的时钟 发生器20的电压来实施DVFS。因此，如果增大的工作负荷被分配给 核对中的一个核或两个核，则电压控制单元15可以增大提供给其对应 的时钟发生器20的电压且因此增大相应时钟信号的频率。如果核对的 工作负荷减小，那么提供给对应的时钟发生器20的电压亦可减小，因 此导致对应的时钟信号的频率减小。

注意，在一些实施例中，每个时钟域可以与功率域一致。因此， 当特定时钟域的时钟信号的频率增大时，其中的电路所接收的电源电 压也可增大。类似地，如果时钟频率减小，则提供给该时钟域中的电 路的电压也可减小。

如上所述，每个时钟发生器20可利用环形振荡器实现。表征环形 振荡器的一种方式是利用它所接收的电压与它所产生的时钟信号频率 之间的关系。该关系有时称为传递特性。基于其传递特性，特定环形 振荡器可更适于与特定操作参数一起使用。在较低电压，经过IC的 一些路径可视为电路（或晶体管）主导的路径，对电压变化具有较高 的敏感性。在较高电压，经过IC的一些路径可视为导线主导的路径， 其对电压变化的敏感性较小。在一些情况下，特定环形振荡器可能更 适于与晶体管主导的路径一起使用，而关于导线主导的路径具有较小 的敏感性。因此，在较高电压，对于更适于晶体管主导的路径的环形 振荡器，频率缩放可能受到限制。相反，在较低电压，当使用更适于 导线主导的路径的环形振荡器时，频率缩放可能受到限制。然而，时 钟发生器20可以利用具有不同特性的多个环形振荡器以实现适于在 较低电压（用于晶体管主导的路径）以及较高电压（用于导线主导的 路径）使用的装置。此外，由于环形振荡器可具有彼此不同的传递特 性，所以时钟发生器20可提供关于晶体管主导的路径和导线主导的路 径的敏感性的无缝转换点。

图2是示出配置为提供两个不同环形振荡器的同步输出的电路的 一实施例的框图。在所示实施例中，时钟发生器20包括环形振荡器 23和24以及它们所耦合到的选择单元22。每个环形振荡器23和24 可接收公共电源电压Vdd。选择单元22配置为接收使能信号（En） 和选择信号（Sel）。选择电路22还配置为提供两个输出信号OutA（来 自环形振荡器23）和OutB（来自环形振荡器24）。时钟信号可从 OutA和OutB传递，而与操作模式无关。

当选择信号处于第一状态时，在OutA和OutB上提供的信号可彼 此同步。更特别地，选择单元22配置为当选择信号处于第一状态时， 这里所示的两个输出可提供大约同时的上升边沿并且还提供随后的大 约同时的下降边沿。尽管环形振荡器23具有与环形振荡器24不同的 传递特性，这也可以实现。下面将描述示出一实施例的边沿同步的额 外细节。

当选择信号处于第二状态时，环形振荡器23和24可彼此独立地 操作。因此，这两个环形振荡器所产生的时钟信号的边沿可以在每个 环形振荡器可接收的所有电压Vdd都没有被彼此同步。由于环形振荡 器23和24可具有彼此不同的传递特性，所以各时钟信号的频率也可 响应于电源电压Vdd的变化而不同地变化。

环形振荡器23和24的同步模式中的操作可发生在使能信号被断 言时。当使能信号被解除断言时，可阻止环形振荡器23和24进行同 步操作。使能信号还可用于在时钟发生器20上电、离开睡眠状态或进 行带电重置的任何时候执行环形振荡器23和24的初始同步。初始同 步可通过发出足够时间的使能信号脉冲（即，短暂断言，然后解除断 言）以允许时钟边沿（上升或下降）传播经过环形振荡器23和24二 者来实现。在传播经过环形振荡器23和24中的每个之后，该时钟边 沿可到达A和B输入中的每个。在时钟边沿到达A和B输入之后， 使能信号可被重新断言（选择信号处于第一状态）以允许环形振荡器 开始同步操作。

现在参照图3，显示了示出配置为提供两个不同的环形振荡器的 同步输出的电路的一实施例的逻辑图。如图2所示的实施例那样，时 钟发生器20包括环形振荡器23、环形振荡器24和选择单元22。环形 振荡器23和24中的每个包括奇数个反相器27以生成周期（或缩放） 信号。然而应注意，其中选择单元22实现反相级的实施例是可行和可 预期的，在这种情况下，环形振荡器23和24可使用偶数个反相器27， 因为通过每个环形振荡器回路的反相总数将仍是奇数。

在所示实施例中，环形振荡器23可用示范性第一传递曲线210表 征，而环形振荡器24可用示范性第二传递曲线211表征。所示实施例 中的各传递曲线示范了当振荡器彼此独立地操作时，接收的电源电压 （该示例中为Vdd）和输出信号的频率之间的示例性关系。各传递曲 线所例举的传递特性可通过改变用于实现每个环形振荡器中的反相器 27的晶体管的某些参数而在环形振荡器之间发生变化。因此，用于实 现环形振荡器23的晶体管可相对于用于实现环形振荡器24的晶体管 具有不同的操作参数。此外，基于相应的传递特性，环形振荡器23 和24之一可以更适于与晶体管主导的路径一起操作，而另一个可以更 适于与导线主导的路径一起操作。

所示实施例中的选择单元22包括逻辑门G1和G2，设置-重置 （SR）触发器（flop）25以及两个多路复用器28。在此实施例中，同 步模式的操作可以发生在使能信号和选择信号二者都被断言时（例如， 断言为逻辑1）。当选择信号被断言时，每个多路复用器28的“1” 输入被选择为对其相应的输出而言是透过性的。

所示实施例中的SR触发器25可以是设置-重置锁存器或设置-重 置触发器。注意，使用其他类型的锁存器/触发器（例如，D型、JK 型等）的实施例是可行且可预期的。用于提供这种锁存器/触发器的一 个或更多输入的逻辑电路系统也可在不同实施例中变化以使得在同步 模式操作期间上升和下降边沿传播到环形振荡器23和24中。

逻辑门G1和G2可分别用于使SR触发器25在同步模式操作时 生成上升和下降时钟边沿。逻辑门G1在该实施例中实现为AND门， 可响应于其A和B输入二者在同步模式操作时转变为高而传播上升边 沿。当这两个输入都为高时，逻辑门G1可在“上升”节点上断言一 信号。该“上升”信号可被接收在SR触发器25的“S”输入上。响 应于在“S”输入上接收到“上升”信号，SR触发器25可将“边沿” 信号驱动为高，其然后可传播经过每个复用器28且因此经过环形振荡 器23和24。

由于环形振荡器23和24可具有不同的传递特性，所以可在不同 时间在A和B输入接收分别产生的上升时钟边沿（进而逻辑1）。因 此，直到逻辑门G1在其A和B输入二者上接收到上升时钟边沿（进 而逻辑1），才可断言“上升”信号。因此，选择单元22布置为在以 同步模式操作时传播最慢的（或最近接收的）上升边沿到环形振荡器 23和24中。

下降边沿可经由逻辑门G2传播到环形振荡器23和24中。在所 示实施例中，逻辑门G2实现为NOR门，配置为在其输出上断言“下 降”信号。由于在此实施例中G2是NOR门，所以每当其A和B输 入二者均为低（逻辑0）时，“下降”信号被断言为逻辑高。当A和 B输入二者均为低时，逻辑门G2生成的断言的“下降”信号可以被 接收在SR触发器25的R输入上。响应于“下降”信号的断言，SR 触发器25可将“边沿”信号驱动为低。来自“边沿”信号的逻辑低然 后可经多路复用器28传播到环形振荡器23和24中。

上述环形振荡器23和24的不同传递特性可导致下降边沿在不同 时间到达A和B输入。由于逻辑门G2配置为使得“下降”信号仅在 A和B输入二者均为低时被断言，所以在以同步模式操作时，最慢的 （或最近接收到的）下降边沿传播到环形振荡器23和24中。

可以通过将选择信号设置为逻辑0来初始化自由运行模式的操 作。当所示实施例中选择信号为逻辑0时，每个多路复用器28的“0” 输入对其相应的输出而言是透过性的。在自由运行模式中，环形振荡 器23和24每个可彼此独立地操作，因此它们的时钟边沿也可彼此独 立地生成。

图4是时序图，示出配置为提供两个不同环形振荡器的同步输出 的电路的一实施例的操作。更特别地，图4示出时钟发生器20的一实 施例的同步模式的操作。为了便于说明，以图3所示的实施例为背景， 对这里显示的示例进行论述。然而将理解，能够产生类似的时序图的 时钟发生器20的其他实施例是可行且可预期的。因此，这里显示的例 子不限于图3的实施例。这里示出的例子还假设使能信号被断言。这 里绘示的操作发生在四个周期（周期1至周期4）上，头两个周期具 有周期时长T1，接下来的两个周期具有周期时长T2。

图4所示的示例始于输入A和B上的逻辑低、“上升”信号的逻 辑低、“下降”信号的逻辑高和“边沿”信号的逻辑低。当A转变为 高时，由于G2的A输入上的逻辑高，“下降”信号在（1）处下降为 低。尽管此时A已经转变为高，但是由于B仍为低（导致G1的输出 上的逻辑低），所以没有上升边沿传播到环形振荡器中。当在B输入 上接收到上升边沿时（即，B转变为高），到G1的A和B输入二者 都为高。响应于在A和B输入二者上接收到逻辑高，G1断言“上升” 信号（2）。“上升”信号的断言由SR触发器25的“S”输入接收， SR触发器25响应于其断言“边沿”信号（3）。“边沿”信号的上升 边沿（进而其逻辑高）于是同时传播到环形振荡器23和24二者。

由于在本特定示例中，信号传播经过环形振荡器23比经过环形振 荡器24更快，所以在（4），A下降为低。响应于A下降为低，“上 升”信号也下降为低。然而，由于B信号在（4）处仍为高，所以“边 沿”信号没有发生变化。在（5）处，B信号下降为低，因此响应于 G2接收到两个低输入，在G2的输出上断言“下降”信号。“下降” 信号的断言导致SR触发器25的R输入上的逻辑高，由此使得“边沿” 信号下降为低。“边沿”信号的下降边沿（进而其逻辑低）于是传播 到环形振荡器23和24二者中。

模式（1）-（6）在周期2中重复。由于对于该示例中的周期1-2， 环形振荡器23比环形振荡器24允许更快的信号传播，所以从环形振 荡器24传播最慢（或最近）的时钟边沿，但是这不适用于所有实施例 和/或所有情况。

在周期3-4，环形振荡器23和24的操作频率由于电压变化而增大 （但是为了简单起见，这里未示出电压变化）。因此，周期时长T2 在持续时间上短于周期时长T1。

在周期3的开始处，A和B二者均为低，“下降”为高。在（7） 处，B转变为高，因此使得“下降”转变为低。“边沿”此时保持不 变，因为A仍为低。当A在（8）处转变为高时，A和B二者均为高， 因此“上升”转变为高。在SR触发器25的S输入处接收“上升”上 的逻辑高，SR触发器25因此使得“边沿”在（9）处转变为高。因此， 上升边沿（以及随后的逻辑高）从SR触发器25传播到环形振荡器22 和23中。

在所示的示例中，环形振荡器24的传递特性使得当在与周期时长 T2对应的电压下操作时，信号传播通过其比通过环形振荡器23更快。 因此，在（10）处，B下降为低，由此使得“上升”也下降为低。“边 沿”此时保持为高，因为G2的输入是B上的低和A上的高。在（11） 处，A下降为低，因此G2的输出“下降”从低转变为高。在SR触发 器25的R输入上接收“下降”的低到高转变，由此使得“边沿”信 号下降为低（12）。因此，“边沿”的下降边沿和随后的逻辑低传播 到环形振荡器23和24中。从（8）至（12）的模式轮廓在周期4中重 复其本身。

图5是逻辑图，示出配置为提供大于二的多个环形振荡器的同步 输出的电路的一实施例。在所示实施例中，时钟发生单元50具有N 个环形振荡器，包括环形振荡器23、环形振荡器24以及环形振荡器 34。N的值可以是整数值，仅由对于给定实施而言实用的环形振荡器 数目限定。

所示实施例中的时钟发生单元50以与图2的时钟发生单元20类 似的原理操作。当以同步模式操作时，在OutA、OutB和直到OutN 的所有其他输出上提供的时钟边沿可以彼此同步。此外，时钟边沿响 应于来自所有环形振荡器的最慢的（或最近接收到的）时钟边沿而生 成。因此，即使环形振荡器具有不同的传递特性，在此实施例中它们 的各个输出（例如，OutA、OutB等）将彼此同步地提供上升和下降 时钟边沿。

利用具有彼此不同的传递特性的大量环形振荡器可以获得关于电 压范围上的敏感性具有更精细的粒度的时钟发生装置。因此，时钟发 生器50可适于与可在宽电压范围上操作的钟控电路一起使用。每个环 形振荡器可设计为使得其传递特性适于特定电压或小范围电压。当以 最适于其传递特性的电压操作时，特定环形振荡器可相对于其他振荡 器起主导作用。

现在参照图6，显示了示范用于初始化和操作具有多个环形振荡 器的电路的方法的流程图。这里以图3的时钟发生器20为背景论述方 法600。但是应注意，该方法可应用于图3中论述的实施例之外的实 施例，以及在本公开中的其他部分未明确论述的实施例。一般而言， 这里论述的方法600可以应用于能够执行该方法的任何装置。还应注 意，这里参照先前描述的同步模式的操作对方法600进行描述。

本实施例中的方法600始于作为到门G2的输入的使能信号的初 始断言（框605）。使能信号的断言可以是短持续时间的脉冲的形式。 使能信号可保持断言足够长的时间以允许环形振荡器23和24开始操 作（框610）且因此时钟边沿从选择单元22传播到二者中。使能信号 然后可以被解除断言，并且可以在至少足够的时间量保持如此以允许 时钟边沿传播通过两个环形振荡器并且提供相应的逻辑电平回到选择 单元22的A和B输入（框615）。该初始化过程可清理环形振荡器 的其他时钟边沿并且将它们二者置于已知起始点以用于进一步的操 作，使得可以实现并且维持同步。

在选择单元22于A和B输入二者处接收到与所传播的时钟边沿 对应的逻辑电平之后，使能信号可以再次被断言（框620）。使能信 号的断言可允许环形振荡器23和24开始以同步模式操作。在A和B 输入二者上接收到上升边沿（进而逻辑高）之后，选择单元22可将上 升边沿和其对应的逻辑高传播到环形振荡器23和24二者中（框625）。 在A和B输入上接收到下降边沿（进而逻辑低）之后，选择单元22 可将下降边沿和其对应的逻辑低传播到环形振荡器23和24二者中（框 630）。只要同步模式的操作继续，框625和630的传播上升和下降边 沿的周期可一直重复。

虽然已经参照特定实施例描述了本发明，但是将理解，实施例是 示范性的，本发明的范围不限于此。对这里描述的实施例的任何变型、 修改、添加和改进都是可行的。这些变型、修改、添加和改进可落在 所附权利要求详述的本发明的范围内。