新型高效数字麦克风抽取滤波器架构

摘要

描述了一种新的且更有效的滤波系统(例如，数字麦克风抽取滤波器架构系统)。这种架构的关键是使用两个并联滤波器路径。每个路径以输出采样率进行操作，并且包括较短的FIR滤波器，随后是一系列全通级(例如，实现IIR滤波器)。FIR滤波器被设计用于去除除了带外噪声的最后一个八度音阶之外的所有内容。全通级被设计以使得当将所述两个路径加在一起时，所述最终一个八度音阶的带外噪声取消，仅留下所需要的信号。

说明书

背景技术

1.发明领域

本发明涉及处理信号。更具体地说，本发明涉及一种用于处理与滤波 系统或数字麦克风抽取滤波器有关的信号的系统和方法。

2.相关技术描述

数字麦克风接受为它们的声频信号的极限采样率的64倍的方波时 钟，并且以所述时钟速率返回立体声比特流。所述比特流是4阶和差调制 器(sigma-delta modulator)的输出。数字麦克风接口的任务是从此比特流 中过滤出带外噪声，并且将此比特流抽取到声频速率。

换句话说，数字麦克风接口接受为输出采样率的64倍的比特流，并 且通过过滤将所述比特流抽取到输出采样率以提供输出数字声频流作为一 系列采样。如Dattorro等人(于1989年5月12日提交的、标题为 “Decimation Filter As For A Sigma-Delta Analog-to-Digital Converter”的美 国专利No.5,027,306，其全部内容通过引用结合在此)所示，这可以使用 单个FIR滤波器通过强力来完成。对于16比特品质，它们显示这个滤波 器具有近似阶2048(对称：4096)。

所需要的是一种更有效且改进的数字麦克风抽取滤波器架构系统和用 于处理其信号的方法。

发明内容

根据本发明，提供一种更有效且改进的数字麦克风抽取滤波器架构。

一方面，本发明提供一种用于处理输入信号的滤波系统，所述系统包 括输入接口、滤波模块以及输出接口。输入接口可操作来接收比特流中的 输入信号。滤波模块可操作来通过滤波器的并联电路处理输入信号，其中 所述处理使用单一/常见采样率(例如，48kHz、32kHz等)来执行。输出 接口可操作来基于经处理的输入信号生成输出信号。

另一方面，本发明提供一种使用滤波系统来处理输入信号的方法。所 述方法包括：(a)接收比特流中的输入信号；(b)通过滤波器的并联电路处理 输入信号，其中所述处理使用单一采样率来执行；以及(c)基于经处理的输 入信号从所述滤波系统中生成输出信号。

本发明扩展至实施一系列指令的机器可读介质，当所述一系列指令由 机器(例如，计算机、处理器等)执行时引起所述机器实行本文所描述的 方法中的任一种。

下文参照附图描述本发明的这些和其他特征和优点。

附图说明

图1是根据本发明的各种实施例的滤波系统(例如，数字麦克风抽取 滤波器架构系统)的图解表示。

图2是根据本发明的各种实施例的滤波系统(例如，数字麦克风抽取 滤波器架构系统)的图解表示。

图3a是根据本发明的各种实施例的滤波系统的部件(例如，以“一乘 (one-multiply)”形式实现的IIR全通滤波器)的图解表示。

图3b是根据本发明的各种实施例的滤波系统的部件(例如，以“二 乘(two-multiply)”形式实现的IIR全通滤波器)的图解表示。

图4是根据本发明的各种实施例的滤波系统(例如，数字麦克风抽取 滤波器架构)的部件(例如，FIR)的图解表示。

具体实施方式

现在将详细参照本发明的优选实施例。在附图中示出优选实施例的示 例。虽然将结合这些优选实施例来描述本发明，但是应理解，并不旨在将 本发明限制于此类优选实施例。相反地，旨在涵盖如可能包括在如由所附 权利要求书所定义的本发明的精神和范围内的替代方案、修改以及等同 物。在以下说明中，陈述许多具体细节以便提供对本发明的透彻的理解。 可以在不具有这些具体细节中的一些或所有具体细节的情况下实践本发 明。在其他情况下，未详细描述众所周知的机制，以便不会不必要地模糊 本发明。

本发明能够以许多方式来实现，包括如工艺、装置、系统、物质的组 合、计算机可读介质(比如，计算机可读存储介质)。在本说明书中，这 些实现方式或本发明可以采用的任何其他形式可以被称为技术。一般来 说，所公开处理的步骤的顺序可以在本发明的范围内改变。

在此应注意，贯穿各个附图，相同数字指代相同部分。本文所示出且 描述的各个附图用于示出本发明的各种特征。一定程度上在一幅附图而不 是另一幅附图中示出特定特征，除了另外表明的情况或结构内在地禁止合 并该特征的情况之外，应理解，那些特征可以适于包括在其他附图中所表 示的实施例中。除非另外表明，附图没有必要按比例绘制。附图上所提供 的任何尺寸并不旨在限制本发明的范围，而仅是说明性的。

数字麦克风通常用于专业声频应用。以数字麦克风进行工作的一些优 点和缺点在以下白皮书中进行描述：“Digital Microphones and AES42”2.1 版，2010年5月11日，其全部内容通过引用合并在此。

根据本发明的各个实施例，提出一种新的且更有效的数字麦克风抽取 滤波器架构。这种构架的关键是使用两个并联滤波器路径。每个路径以输 出采样率进行操作，并且包括更短的FIR滤波器，随后是一系列全通级。 FIR滤波器被设计用于去除除了带外噪声的最后八度音阶之外的所有内 容。这些全通级(例如，以诸如功率对称椭圆滤波器之类的IIR滤波器来 实现)被设计以使得当将两个路径加在一起时，针对最终八度音阶的带外 噪声取消，从而仅留下所需要的信号。这种架构具有超过先前途径的若干 优点。如同Dattorro等人的美国专利No.5,027,306(其通过引用合并于 此)中的方法，FIR输入是比特流；因此，FIR步骤包括仅加法运算，并 且不需要乘法器。与Dattorro等人对比，此架构中的FIR滤波器显著较短 (例如，阶256)，因此用于存储输入的比特流的移比特寄存器降低了至 少8倍的系数。不同于传统级联积分梳(CIC)方法，这种架构并不使用 中间采样率。全通滤波器各自以输出采样率进行操作，并且以输出采样率 从FIR接受数据。因此，可以使用单个累加器来实现数学运算。最后，全 通滤波器具有低复杂性，从而每输出采样仅需要做几次乘法。这意味着并 不需要实际的并联乘法器。

图1是根据本发明的各种实施例的滤波系统100(例如，数字麦克风 抽取滤波器架构系统)的图解表示。滤波系统100包括输入接口101、滤 波模块102以及输出接口103。在输入接口101处接收来自数字麦克风 (DMIC)的1比特宽、64x采样率(例如，64x48kHz＝3.072MHz)的 比特流，所述比特流然后由两个并联FIR滤波器来处理。每个FIR滤波器 以采样率进行操作。每个FIR滤波器生成输出字(例如，22比特、 48kHz)。所述比特流然后由两个并联IIR全通滤波器来处理。每个IIR全 通滤波器以采样率进行操作，并且可以改变所接收的信号的相比特而不是 幅值。每个IIR全通滤波器生成输出字(例如，24比特、48kHz)，这些 输出字加在一起以生成以所述采样率的数字声频输出。应理解，根据各种 实施例，滤波模块102并不实现多采样率设计，而是实现单一速率设计。 设计标准可以是基于低于-96db或-100db的16比特品质-噪声。提出延迟模 块以使得FIR滤波器之一与另一滤波器不同步地以64x采样率的一半(因 此，32采样@48kHz)进行操作。因为IIR全通滤波器可以改变相比特， 全通滤波器的输出可以同相比特地进行求和，从而使得采样点加强并且半 采样点消除。因此，可以实现一种更有效的滤波系统。

详细数学基础

图2是根据本发明的各种实施例的滤波系统200(例如，数字麦克风 抽取滤波器架构系统)的图解表示。类似于滤波系统100，滤波系统200 包括输入接口201、滤波模块202以及输出接口203。表示为X_i的输入比 特流是一连串单一比特值，这些单一比特值表示具有是输出采样率的64 倍的采样率的+1或-1信号。输出信号表示为Y_n，是以输出采样率的、1.23 二进制补码格式的24比特字的流。n与i之间的倍数关系是：i的运行速率 是n的速率的64倍，并且必须至少接收X_i的288个值以用于计算Y_n。便 利的是将X₀定义为仅在开始计算Y₀之前所接收的输入样本。注意：接收 到X_i与输出Y_n之间的实际延迟是任意的。然而，在所有通道之中，延迟 应该一致，并且按实际尽可能地小。

输出样本Y_n是同样以输出采样率进行操作的两个子流Y0_n和Y1_n的 和。换句话说：

Y_n＝Y0_n+Y1_n

这些子流中的每一个都是以输出采样率进行操作的一连串三个全通滤 波器的输出。这六个全通滤波器中的每一个都具有其自己的滤波系数k， 该系数是小于一的正数。全通滤波器可以许多方式来实现。例如，图3a是 根据本发明的各种实施例的滤波系统的部件300(例如，以“一乘”形式 实现的IIR全通滤波器)的图解表示。“一乘”形式需要单次乘法和三次 加法操作。再如，图3b是根据本发明的各种实施例的滤波系统的部件320 (例如，以“二乘”形式实现的IIR全通滤波器)的图解表示。“二乘” 形式需要两次乘法和两次加法操作。出于示例性目的，图3a和图3b二者 都是基于图2中的0c IIR全通滤波器的，同样可以适用于图2中的任何其 他IIR全通滤波器(例如，0a、0b、1a、1b、1c)。结果在数学上相等。 本文将对二者进行描述；“二乘”形式似乎更适于最佳实现方式。

滤波段中的每一个将由其子流数(0或1)和其段字母(a、b或c)来 指示。每个滤波器具有系数k和延迟存储器Z_n。在一乘形式中，子流0能 够被描述如下：

Y0_n＝Z0c_n-1+k_0c(Y0b_n-Z0c_n-1)

Z0c_n＝Y0b_n+k_0c(Y0b_n-Z0c_n-1)

Y0b_n＝Z0b_n-1+k_0b(Y0a_n-Z0b_n-1)

Z0b_n＝Y0a_n+k_0b(Y0a_n-Z0b_n-1)

Y0a_n＝Z0a_n-1+k_0a(W0_n-Z0a_n-1)

Z0a_n＝W0_n+k_0a(W0_n-Z0a_n-1)

或者在二乘形式中：

Y0_n＝Z0c_n-1+k_0cZ0c_n

Z0c_n＝Y0b_n-k_0cZ0c_n-1

Y0b_n＝Z0b_n-1+k_0bZ0b_n

Z0b_n＝Y0a_n-k_0bZ0b_n-1

Y0a_n＝Z0a_n-1+k_0aZ0a_n

Z0a_n＝W0_n-k_0aZ0a_n-1

在两种情况下，W0_n是针对子流0的FIR滤波器的输出。子流1是类 似的：

Y1_n＝Z1c_n-1+k_1c(Y0b_n-Z1c_n-1)

Z1c_n＝Y1b_n+k_1c(Y0b_n-Z1c_n-1)

Y1b_n＝Z1b_n-1+k_1b(Y0a_n-Z1b_n-1)

Z1b_n＝Y1a_n+k_1b(Y0a_n-Z1b_n-1)

Y1a_n＝Z1a_n-1+k_1a(W0_n-Z1a_n-1)

Z1a_n＝W1_n+k_1a(W0_n-Z1a_n-1)

或者在二乘形式中：

Y1_n＝Z1c_n-1+k_1cZ1c_n

Z1c_n＝Y1b_n-1-k_1cZ1c_n-1

Y1b_n＝Z1b_n-1+k_1bZ1b_n

Z1b_n＝Y1a_n-k_1bZ1b_n-1

Y1a_n＝Z1a_n-1+k_1aZ1a_n

Z1a_n＝W1_n-k_1aZ1a_n-1

FIR滤波器输出是FIR滤波器系数C_j乘以对应的输入值X_i的乘积的 和。256个系数是偶数(无论有没有中心值都是对称的)，这样使得C₀＝ C₂₅₅、C₁＝C₂₅₄等。两个子流使用相同系数，但是对将一半输出样本(或32 个输入样本)间隔开的数据进行操作。因此：

W0_n＝C₀X_(64n-255)+C₁X_(64n-254)...+C₂₅₅X_(64n)

W1_n＝C₀X_(64n-287)+C₁X_(64n-286)...+C₂₅₅X_(64n+32)

实现方式

实现本发明的优选实施例的数字麦克风抽取滤波器模块/系统以可以是 3.072MHz或2.048MHz的时钟速率R来处理数字麦克风数据的N个立体 声流。模块/系统分别以可与声频路由器兼容的48kHz或32kHz的采样率 产生2*N个声频输出流。

数字麦克风接口包括以选定时钟速率R产生方波的单个时钟输出引脚 DMIC_MCLK和从一对立体声数字麦克风接受比特流的N个输入引脚 DMIC_SDIn。这种数据的格式在以下附录1中得以描述。

模块/系统的控制接口包括：选择R的值的速率选择输入 DMIC_RATE，和针对N个流中的每一个的使能比特。当使能比特被否定 时，相关DMIC_SDI输入被忽略，不能计算出声频数据输出，并且相关联 的延迟寄存器被清零。当所有使能比特都被否定时，DMIC_MCLK变成静 止于零值。

模块/系统包含单一系数ROM(大概为合成逻辑ROM)，该单一系数 ROM包含C_i系数。这些系数是18比特，并且因为它们是对称的，所以仅 存储128个系数。C_i系数具有约0.025的最大小数显著性 (significance)。它们以它们实际值的32倍被存储，即1.17格式的最大 系数(C₁₂₇)具有略小于1的值。因子32包括由于操作的成对性(参见以 下)的因子2，和比例因子16。

因为输入数据流X_i是单一比特的流，所以在计算W_n中不需要乘法运 算；可以通过条件加法或减法来产生和。因为系数是对称的，所以每个和 仅需要128个有条件的加/减。如果与给定系数相关联的的两个输入样本不 同，则累加器保持不变；如果二者都是1，则加上所述系数的二倍，并且 如果二者都是0，则减去所述系数值的二倍。因为这种成对性，ROM值代 表所述系数的值的两倍。

当系数具有它们的适当值时，所得Wi信号被保证具有在[-1，1]范围内 的值；通过缩放，所述值现在是[-16，16]，这意味着在乘积的求和操作中存 在4比特的字增长。

如果累加器仅仅适应FIR操作，那么累加器必须具有呈经缩放的5.17 格式或者当结果缩放回单位增益时的等价1.21格式的22比特。

基于上述，两个子流中的每一个将会具有其自己的累加器。在每48 kHz采样周期开始时，对两个针对每个通道的累加器清零。然后，顺序地 访问系数ROM的128个值。针对每个通道的每个子流，检查与该ROM 相关联的两个移位寄存器比特。例如，针对子流1和C₁，检查X_(64n-254)和 X_(64n-1)。如果它们具有不同值，则没有内容添加至累加器中。如果它们二 者都是1，那么将该系数添加至累加器；如果它们二者都是零，则从累加 器减去该系数。在处理所有128个系数之后，这些累加器包含W0_n值和 W1_n值。接下来可以实现全通滤波器。

图4是根据本发明的各种实施例的滤波系统(例如，数字麦克风抽取 滤波器架构)的部件400(例如，FIR)的图解表示。用以实现移位寄存器 的部件400的简单架构使用64比特长、1比特宽的输入移位寄存器来在每 个48kHz采样周期期间针对每个通道获得64个单一比特值。在计算Y_n之 前的采样周期结束时，这将会包含值X_(64n-63)直到X_(64n)。这些64比特然后 作为64比特字移位到64比特宽x5字长的计算移位寄存器。在计算Y_n的 采样周期期间，这包含X_(64n-319)直到X_(64n)。注意：这个移位寄存器的最终 一个字的32比特(包含X_(64n-319)直到X_(64n-288))从未被使用并且不需要存 在。

全通滤波器节点可以具有字增长，这样使得即使W0_n值和W1_n值限制 于[-1，1]，累加器应该具有一些上裕量(headroom)。此外，因为全通滤波 器中的乘法运算可以产生分数比特，所以一些下裕量(footroom)也是有 益的。两比特下裕量是足够的。两个倍增全通内部节点是高通极，所以其 增益是1/(1-k)。因为我们所具有的最大k是约0.9，增益是约10，所以4 比特上裕量是必要的。累加器的实际格式因此是5.23。延迟存储器Zij_n呈 相同格式。

6K_ij系数是正数、呈0.16格式的16比特(参见附录2)。乘法运算可 以实现为硬编码移位和加法操作，因此这些系数并不存储在任何ROM 中。

使用全通的两种倍增形式允许使存储最小化。乘法运算被实现为对经 移位到累加器的被乘数进行的加减运算。操作的顺序如下(示例针对子流 0)：

开始于W0_n在累加器中，并且Za0_n-1在“a”延迟存储器中，Zb0_n-1在 “b”延迟存储器中，并且Zc0_n-1在“c”延迟存储器中。

用-k_0a乘以“a”延迟存储器的内容并累加出结果。累加器现在包含 W0_n-k_0aZ0a_n-1.＝Z0a_n。

使累加器与“a”延迟存储器互换。累加器现在包含Za0_n-1，并且延迟 存储器包括Z0a_n。

用k_0a乘以“a”延迟存储器的内容并累加出结果。累加器现在包含 Za0_n-1+k_0aZ0a_n.＝Y0a_n。

用-k_0b乘以“b”延迟存储器的内容并累加出结果。累加器现在包含 Y0a_n-k_0bZ0b_n-1.＝Z0b_n。

使累加器与“b”延迟存储器互换。累加器现在包含Zb0_n-1，并且延迟 存储器包含Z0b_n。

用k_0b乘以“b”延迟存储器的内容并累加出结果。累加器现在包含 Zb0_n-1+k_0bZ0b_n.＝Y0b_n。

用-k_0c乘以“c”延迟存储器的内容并累加出结果。累加器现在包含 Y0b_n-k_0cZ0c_n-1.＝Z0c_n。

使累加器与“c”延迟存储器互换。累加器现在包含Zc0_n-1，并且延迟 存储器包含Z0c_n。

用k_0c乘以“c”延迟存储器的内容并累加出结果。累加器现在包含 Zc0_n-1+k_0cZ0c_n.＝Y0_n。

并行地，对子流1完成类似处理。

最终，将两个子流加在一起，结果从其5.23格式饱和(saturate)至[- 1，1]作为1.23格式，并且然后被输出至声频路由器。

可以使用相同累加器但是不同延迟存储器针对另外的通道重复以上处 理。256个时钟应该针对每个通道进行分配。

总体设备要求：

所有通道的共享资源：

18比特乘以128字ROM

包括“k”系数编码的控制逻辑

每通道资源：

352比特的移位寄存器和相关联的多路复用器

24比特的输出寄存器

168比特的延迟存储器和相关联的多路复用器

在通道之中针对每对累加器共享的时间：

56比特的累加器

2个28比特加法器/减法器

品质

这种实现方式已经被设计成满足“16比特”品质标准。有可能使用更 短FIR和更短系数字，以声频品质为代价进一步减少资源。可以在 MATLAB中更彻底地研究此类权衡。

附录1：数字麦克风接口格式

所有数字麦克风均使用以下接口进行操作，该接口包括： DMIC_MCLK信号，该信号是输入到一个或两个数字麦克风电路中的方波 时钟；和DMIC_SDI信号，其是来自数字麦克风电路的数据输出。当使用 两个麦克风时，它们被配置成使得来自两个麦克风的DMIC_SDI被多路复 用至用于立体声配置的一个信号线中。

a.信号电压和电平

数字麦克风衬垫必须被设计成容纳所使用的特定数字麦克风。

b.信号时序

DMIC_MCLK信号是64倍采样频率的50％占空比方波。在48kHz采 样率下，这意味着3.072MHz的时钟。一些麦克风(例如，国家产品 (National product))具有2.4MHz的最大时钟频率；这并不允许全声频 带宽操作。一些麦克风还以2.048MHz的时钟频率并且因此32kHz的采样 率进行操作。

DMIC_SDI数据输入信号提供脉冲密度调制(PDM)信息作为响应于 DMIC_MCLK的下降沿的“左”数据和响应于上升沿的“右”数据。从 DMIC_MCLK的活动沿到DMIC_SDI上的有效数据的数据延迟时间随制造 商而变化，随后的DMIC_MCLK转换之后的DMIC_SDI上的有效数据的 保持时间也是如此。最佳接口应该在下一个DMIC_MCLK转换之前立即 将DMIC_SDI数据锁存(latch)在MCLK下降沿上。这将允许 DMIC_SDI数据延迟上的最大时序余裕(timing margin)，而无需对用于 其保持时间的正值进行任何限制。假设没有信号扭曲，那么这种设计针对 Akustica部分和国家部分分别允许89毫微秒和113.25毫微秒的数据延迟 时序余裕，以及48毫微秒和106毫微秒的数据保持余裕。详情请参见以 下时序图。

注意：虽然一些麦克风规定在加电期间，存在有限(通常是200毫微 秒)“数据无效”时间，但是在硬件中不需要对此进行处理。

48kHz采样率、3.072MHz DMIC_MCLK

MCLK xssazzxssazzxssazzxssazzxssazzxssazzxs

DMIC_MCLK azzzzzzzzzzzxsssssssssssazzzzzzzzzzzxs

DataStrobe zzzzzzzzzxssazzzzzzzzxssazzzzzzzzxssaz

DMIC_SDI′r43′左""r43′右′"r43′左″″r

33毫微秒0＝0＝7毫微秒

典型的Akustica部件数据延迟33毫微秒、数据保持7毫微秒。在 DataStrobe的上升沿对DMIC_MCLK进行采样。

32kHz采样率、2.048MHz DMIC_MCLK

MCLK xsazxsazxsazxsazxsazxsazxsazxsazxsazxs

DMIC_MCLK azzzzzzzzzzzxsssssssssssazzzzzzzzzzzxs

DataStrobe zzzzzzzzzzxsazzzzzzzzzxsazzzzzzzzzxsaz

DMIC_SDI″r443′左′"r443′右"r443′左′″

90毫微秒0＝0＝65毫微秒

典型的国家部件数据延迟90毫微秒、数据保持65毫微秒。在 DataStrobe的上升沿对DMIC_SDI进行采样。

附录2：全通滤波器系数

这些系数对应于28kHz的96dB衰减的要求：

K_0a＝2894/65536＝0.0442

K_0b＝21667/65536＝0.3306

K_0c＝46002/65536＝0.7019

K_1a＝10755/65536＝0.1641

K_1b＝33747/65536＝0.5149

K_1c＝58644/65536＝0.8948

附录3：FIR滤波器系数

这些系数对应于0-20kHz的+/-0.1dB脉动(ripple)、76kHz至116kHz 的100dB衰减、124kHz以上的130dB的要求。所有都表达为整数值。实际 系数有效地存储为1.17格式(除以131072)，原始FIR值是这些值的 1/32(除以4194304)：

C₀＝1；C₁＝2；C₂＝3；C₃＝4；C₄＝6；C₅＝8；C₆＝11；C₇＝15；C₈＝ 20；C₉＝26；C₁₀＝33；C₁₁＝41；C₁₂＝51；C₁₃＝63；C₁₄＝76；C₁₅＝91； C₁₆＝109；C₁₇＝128；C₁₈＝149；C₁₉＝173；C₂₀＝198；C₂₁＝225；C₂₂＝ 254；C₂₃＝285；C₂₄＝317；C₂₅＝350；C₂₆＝383；C₂₇＝416；C₂₈＝448； C₂₉＝479；C₃₀＝507；C₃₁＝533；C₃₂＝554；C₃₃＝569；C₃₄＝578；C₃₅＝ 579；C₃₆＝571；C₃₇＝553；C₃₈＝522；C₃₉＝478；C₄₀＝418；C₄₁＝341； C₄₂＝247；C₄₃＝132；C₄₄＝-4；C₄₅＝-163；C₄₆＝-345；C₄₇＝-553；C₄₈＝- 787；C₄₉＝-1048；C₅₀＝-1336；C₅₁＝-1652；C₅₂＝-1996；C₅₃＝-2368；C₅₄＝-2766；C₅₅＝-3190；C₅₆＝-3638；C₅₇＝-4109；C₅₈＝-4601；C₅₉＝- 5109；C₆₀＝-5632；C₆₁＝-6166；C₆₂＝-6706；C₆₃＝-7248；＝-7786；C₆₅＝ -8315；C₆₆＝-8828；C₆₇＝-9320；C₆₈＝-9783；C₆₉＝-10210；C₇₀＝- 10593；C₇₁＝-10924；C₇₂＝-11195；C₇₃＝-11397；C₇₄＝-11522；C₇₅＝- 11562；C₇₆＝-11507；C₇₇＝-11349；C₇₈＝-11080；C₇₉＝-10692；C₈₀＝- 10176；C₈₁＝-9526；C₈₂＝-8735；C₈₃＝-7796；C₈₄＝-6703；C₈₅＝-5452； C₈₆＝-4039；C₈₇＝-2461；C₈₈＝-714；C₈₉＝1201；C₉₀＝3286；C₉₁＝ 5539；C₉₂＝7958；C₉₃＝10540；C₉₄＝13280；C₉₅＝16172；C₉₆＝19210； C₉₇＝22384；C₉₈＝25686；C₉₉＝29105；C₁₀₀＝32630；C₁₀₁＝36246；C₁₀₂＝39940；C₁₀₃＝43698；C₁₀₄＝47504；C₁₀₅＝51340；C₁₀₆＝55191；C₁₀₇＝ 59038；C₁₀₈＝62862；C₁₀₉＝66646；C₁₁₀＝70370；C₁₁₁＝74016；C₁₁₂＝ 77565；C₁₁₃＝80999；C₁₁₄＝84299；C₁₁₅＝87447；C₁₁₆＝90426；C₁₁₇＝ 93220；C₁₁₈＝95814；C₁₁₉＝98193；C₁₂₀＝100343；C₁₂₁＝102252；C₁₂₂＝ 103909；C₁₂₃＝105305；C₁₂₄＝106432；C₁₂₅＝107283；C₁₂₆＝107853； C₁₂₇＝108138。

本发明的优点允许利用单一比特输入信号的FIR滤波器和IIR滤波器 的有效组合。IIR滤波器通过具有较少系数(例如，阶256对阶4096)允 许FIR更有效。此外，由于较少系数，可以使用单个累加器(例如，寄存 器)。

尽管上述发明已经为了清楚理解的目的进行了详细地描述，在所附权 利要求的范围内可以实践某些变化和修改是显而易见的。因此，所给出的 实施例被认为是示意性的而不是限制性的，并且本发明将不限于本文所给 出的细节，而是可以在所附权利要求及其等同物的范围内进行修改。