5个以上加数并行同步加法器的通用设计方法

摘要

本发明公开了一种5个以上加数并行同步加法器的通用设计方法，属于计算机体系结构领域，它是由以下6个步骤组成：（a）分析某一位与来自其低位进位相加后的和，确定最大可能进位数及最高进位阶数；（b）引入进位线；（c）采用表格列出某位原始加数之和、进位线和最终本位和与低位相关数据之间的关系；（d）给出电路的整体设计架构；（e）给出电路的具体实施方案；（f）给出电路的完备性设计。本发明也公开了一种5加数二进制并行同步加法器，主要由相同权值位数相加电路、进位综合电路和最终本位和产生电路组成，在完备性设计下还包括进位编码电路和进位译码电路，所设计的加法电路结构简单，布局规整，硬件开销少，且仅耗时3个基本门电路的时间。

说明书

技术领域

本发明涉及一种加法电路的设计方法，能够实现多个多位二进制加数并行同步相加的加法器设计，属于电子技术领域和计算机体系结构领域，可被广泛应用于各类微处理器、数字信号处理器和一些特定用途的算术逻辑运算器中。 

背景技术

在加法器电路家族中，2加数加法器因运算量小、电路简单，更易于实现等原因而被重点关注、深入研究和广泛应用。在公开的学术论文和专利方面，2加数加法器主要由晶体管逻辑门实现。由于这种门电路采用晶体管串联结构，从而造成加法电路并行运算效果差，同步性不强，且随着加数位数增加，其硬件开销和运算时间都可能按照非线性关系上升，因而当前普遍使用的2加数二进制加法器最多做到64位，更高位数的加法器，如128位加法器，在性价比上已经失去实用性。 

本发明申请人在中国专利201210373908.8中披露了一种“通用多操作数加法器”，所给出的2加数加法器能够解决上述问题。它通过开关电路能够完成超过128位数的运算，并且其硬件开销与加数位数成线性关系，其运算用时仅需要固定的3个基本门电路时间，与加数位数无关。该电路真正做到了并行相加每一位，同步产生每一位的进位和最终本位和。 

尽管2加数加法器具有很多优点，包括专利201210373908.8提出的2加数加法器，可是要用它计算多个加数累加，那就需要重复运算很多次，也就是要花费很多时间。例如5个数累加大概需要超过12个基本门电路时间，6个数累加大概需要超过15个基本门电路时间。再如2个16位数相乘，按照常规的2加数加法器实施方案大概需要进行15次部分积累加，共计耗时超过45个基本门电路时间。很显然，这种实施方案耗时很大，并不是研究高速计算机的理想选择。 

针对这种情况，多加数并行同步加法器应该是很好的选择，但是，当前国内外少见这方面的研究成果。虽然采用重复阵列（Iterative Array，简称IA）、Wallace树结构，以及其变种等多种方式可以实现多个数并行相加，但是其同步性不强，时间和硬件开销都很大，甚至于无法接受。尽管本发明申请人在中国专利201210373908.8中披露的多操作数加法器能够满足并行相加多个二进制加数所有位、同步产生各权值位进位和最终本位和，以及硬件开销与加数位数成线性关系，但是该加法器运算用时随着相加数增加而增加，不是定长的时间段。 

发明内容

为了克服这种缺陷，本发明以5加数为例给出了一种5个以上加数并行同步加法器的通用设计方法。通过该通用设计方法设计的m加数加法器能够并行相加m个二进制加数所有位、同步产生各权值位进位和最终本位和（m为大于4的自然数），可以在固定3个基本门电路的时间内完成超过128位数的运算，并且该加法器的硬件开销与加数位数成线性关系，比发明专利201210373908.8中披露的多操作数加法器硬件少，处于可接受范围内。 

本发明的方案是提供一种5个以上加数的并行同步加法器的通用设计方法，是解决5个以上多位二进制数并行同步相加的方案，当然也可以实现2到4加数的并行同步相加。其设计方法步骤如下： 

（a）分析某一位与来自其低位进位相加后的和，确定最大可能进位数及最高进位阶数

例如5个n位二进制数（n为不小于3的自然数）相加，假设每个数都是n位的“1”，即最大数，可写成2ⁿ-1,则这5个n位数的和是5*(2ⁿ-1)=2ⁿ⁺²+2ⁿ-2²-1= B  （1）公式（1）说明：5个多位二进制数相加最多只能向高位进“100B”，即4，产生3阶进位，换句话说，某位的5数之和加上低位进位，其和不超过9。

进一步分析m个n位二进制数相加的情况（m为大于4的自然数，n为不小于的自然数）。假设每个数都是n位的“1”，即最大数，可写成2ⁿ-1,则这m个n位数的和是m*(2ⁿ-1)= =B  （2）其中x_i是根据m获得的数值（i=2,…,），进位“B”就等于m-1，并且与后面的“B”按位相反。 

公式（2）说明：m个多位二进制数相加最多只能向高位进“B”，即m-1，产生阶进位，换句话说，任一位的m数之和加上低位进位，其和不都超过2m-1。 

（b）引入进位线 

对于5个n位二进制数相加，任一位的5数之和与其低位进位相加之值不超过9，即该位最多只能向高位进4，这样，我们就引入4个进位线，分别是进1线、进2线、进3线和进4线，并定义：进j线（j代表1，2，3，4）的高电平（即数值“1”）表示对应位的5数之和与其低位进位相加之值不低于2j，反之进j线的低电平（即数值“0”）表示对应位的5数之和与其低位进位相加之值低于2j。如当某位的5数之和与其低位进位相加之值是2×3时，进3线、进2线和进1线都为高电平，进4线为低电平。另外，把形如进1线、进2线和进4线这类2的整数次方对应的进位线又分别命名为一阶进位线、二阶进位线和三阶进位线，它们与实际的对应阶进位，即一阶进位、二阶进位和三阶进位，是关联的，能够与更高进位线一起构建对应的阶进位值。

同样方式引入m个n位二进制数相加电路中的进位线。任一位的m个数之和与其低位进位相加之值不超过2m-1，即该位最多只能向高位进m-1，这样，我们就引入m-1个进位线，分别命名为进1线、进2线、…、进j线、…、进m-1线，并定义进j线（j∈[1，m-1]）的高电平表示对应位的m数之和与低位进位相加之值不低于2j，反之进j线的低电平表示对应位的m数之和与低位进位相加之值低于2j。 

（c）采用表格列出某位原始加数之和、进位线和最终本位和与低位相关数据之间的关系 

对于5个n位二进制数相加，设：字母A表示某位5个原始输入数之和，Y表示其奇偶性，Si表示该位5个原始输入数与低位进位相加的最终本位和，Ci_1、Ci_2、Ci_3和Ci_4分别表示该位的进1线（即一阶进位线）、进2线（即二阶进位线）、进3线和进4线（即三阶进位线）的状态，字母B表示低位的可能加和（即它的5个原始输入数与其低位进位的总和，最大不超过9）而不是最终本位和，Ci-1_1、Ci-1_2、Ci-1_3和Ci-1_4分别表示低位的进1线、进2线、进3线和进4线状态，结果见表1。

表1具有如下特点：① 按照原始输入数之和A的奇偶性把表格分成左右两部分，左边Y为偶数，右边Y为奇数；② 按照A的值划分，在低位可能加和B由下向上按照递增顺序排列的情况下，随着B每增加2，低位进位线Ci-1_1、Ci-1_2、Ci-1_3和Ci-1_4就会依次由0变成1；③ 针对于任何一个A值，都能找到高位进位线Ci_1、Ci_2、Ci_3和Ci_4与低位进位线Ci-1_1、Ci-1_2、Ci-1_3和Ci-1_4的对应关系，如A=0时，Ci_1= Ci-1_2，Ci_2= Ci-1_4，Ci_3=Ci_4= 0；再如A=3时，Ci_1= 1，Ci_2= Ci-1_1，Ci_3= Ci-1_3，Ci_4=0；④ 当Y=0时，只要低位进位线Ci-1_1、Ci-1_2、Ci-1_3和Ci-1_4的高电平之和为奇数，则最终本位和Si为1，否则为0；当Y=1时，只要低位进位线Ci-1_1、Ci-1_2、Ci-1_3和Ci-1_4的高电平之和为偶数，则最终本位和Si为1，否则为0。 

通过进一步分析可以获得m个n位二进制数相加电路的状态关系表，见表2。 

表2中的m为奇数，对于m为偶数情况可以此类推。通过对比分析可以发现，表2具有与表1一样的特点：① 按照原始输入数之和A的奇偶性把表格分成左右两部分，左边Y为偶数，右边Y为奇数；② 按照A的值划分，在低位可能加和B由下向上按照递增顺序排列的情况下，随着B每增加2，低位进位线Ci-1_1、Ci-1_2、……、Ci-1_m-1就会依次由0变成1；③ 针对于任何一个A值，都能找到高位进位线Ci_1、Ci_2、……、Ci_m-1与低位进位线Ci-1_1、Ci-1_2、……、Ci-1_m-1的对应关系，如A=0时，Ci_1= Ci-1_2，Ci_2= Ci-1_4，Ci_3= Ci-1_6，……，Ci_m-1= 0；④ 当Y=0时，只要低位进位线Ci-1_1、Ci-1_2、……、Ci-1_m-1的高电平之和为奇数，则最终本位和Si为1，否则为0；当Y=1时，只要低位进位线Ci-1_1、Ci-1_2、……、Ci-1_m-1的高电平之和为偶数，则最终本位和Si为1，否则为0。 

（d）给出电路的整体设计架构 

不论是5个加数、6个加数，还是多个多位二进制加法器的每一权值位，主要由相同权值位数相加电路、进位综合电路和最终本位和产生电路等组成。其中，相同权值位数相加电路是针对于原始加数实施相加的电路。它由两部分电路组成，一部份是统计电路，另一部份是电源互补初始加和电路。统计电路主要是统计每个权值位原始加数中高电平（如“1”）或者低电平（如“0”）的个数（本发明以高电平为例，以下相同），并在输出端以连续高电平（如“1”）和连续低电平（如“0”）组合形式显示。这个工作过程需要1个基本门电路的时间。电源互补初始加和电路通过统计电路的输出电平控制一组开关，并根据该权值位原始加数的本位和奇偶性选择其中一组开关导通，以便为最终本位和产生电路提供两路电源（或称作高电平）。该电路工作过程也仅需要1个基本门电路的时间。

进位综合电路通过统计电路的输出电平控制一组开关来选择传输低位进位线或者电源正极电压，以便生成该位不同进位线之值。该电路工作过程仅需要1个基本门电路的时间。 

最终本位和产生电路通过来自低位的进位线对来自电源互补初始加和电路的两路电源进行开关选择，从而获得该位最终本位和。该电路也仅占用一个基本门电路的时间。 

（e）给出电路的具体实施方案 

统计电路采用三角形阵列结构，共有与加数个数相等的行，分别受相应位的不同加数控制，且行上元素数从第一行1个元素开始按行依次递增1个。每个元素就是一个2选1选择开关，每个开关的两个被选择的触点根据它们指向电源正极一侧还是电源负极一侧被分别定义为高压侧触点和低压侧触点。当某一加数为高电平时，在其所控制的行中所有选择开关都选择连通高压侧触点，反之所有选择开关都选择接通低压侧触点。该统计电路由元素最多行的列向以连续高电平或者低电平的形式输出原始加数的统计结果，输出高电平总数等于加数中“1”的总和。

电源互补初始加和电路由多组开关组成，受到统计电路的输出电平控制。每组开关的一端接到电源，另一端作为输出被连到2个输出端中一个，这两个输出端被分别称作偶电源端和奇电源端。这样，当原始加数本位和为奇数时，与奇电源端相连的各组开关中有一组开关导通，奇电源端对外提供电源（或称作高电平），与偶电源端相连的各组开关中没有一组开关导通，偶电源端对外呈高阻状态；反之，当本位和为偶数时，与偶电源端相连的各组开关中有一组开关导通，偶电源端对外提供电源，与奇电源端相连的各组开关中没有一组开关导通，奇电源端对外呈高阻状态。 

进位综合电路由开关和下拉电阻组成，按照表2给出的高低位进位线在不同原始输入数之和A情况下的对应关系，通过统计电路的输出电平控制不同的开关，要么选择传输低位的进位线、要么选择电源正极电压、要么选择由下拉电阻限定的低电平来生成不同条件下的各个进位线的状态。 

例如5个n位二进制数相加，结合表1，针对于某一位的进位综合电路，①当5个数之和为“0”时，Ci_4=0，Ci_3=0，Ci_2=Ci-1_4，Ci_1=Ci-1_2，因此，通过下拉电阻置该位进4线和进3线为低电平，通过开关把低位的进4线状态传输到该位进2线，把低位的进2线状态传输到该位进1线；②当5个数之和为“1”时，Ci_4=0，Ci_3=0，Ci_2=Ci-1_3，Ci_1=Ci-1_1，因此，通过下拉电阻置该位进4线和进3线为低电平，通过开关把低位进3线状态传输到该位进2线，把低位进1线状态传输到该位的进1线上；③当5个数之和为“2”时，Ci_4=0，Ci_3=Ci-1_4，Ci_2=Ci-1_2，Ci_1=1，因此，通过下拉电阻置该位进4线为低电平，通过开关把低位进4线状态传输到该位进3线，把低位进2线状态传输到该位进2线，把电源正极电压传输到进1线上；④当5个数之和为“3”时，Ci_4=0，Ci_3=Ci-1_3，Ci_2=Ci-1_1，Ci_1=1，因此，通过下拉电阻置该位进4线为低电平，通过开关把低位进3线状态传输到该位进3线，把低位进1线状态传输到该位进2线，把电源正极电压传输到进1线上；⑤当5个数之和为“4”时，Ci_4=Ci-1_4，Ci_3=Ci-1_2，Ci_2=1，Ci_1=1，因此，通过开关把低位进4线状态传输到该位进4线，把低位进2线状态传输到该位进3线，把电源正极电压传输到进2线和进1线上；⑥当5个数之和为“5”时，Ci_4=Ci-1_3，Ci_3=Ci-1_1，Ci_2=1，Ci_1=1，因此，通过开关把低位进3线状态传输到该位进4线，把低位进1线状态传输到该位进3线，把电源正极电压传输到进2线和进1线上。 

对于m个n位二进制数并行同步加法器，与这个实例相似，只要按照表2给出的m+1种情况下高低位进位线之间的关系公式就可以确定m+1种情况下的开关状态和设计方式，从而完成进位综合电路设计。 

这种进位综合电路的设计具有四个特点：①完全采用开关电路，利用了开关具有断开时电阻巨大，导通时通路电阻很小且导电迅速的特点；②在低位和高位的进位线之间，既不会出现一个低位进位线同时与2个以上高位进位线导通，也不会出现一个高位进位线同时与两个以上低位进位线导通，并且在与任一高位进位线相连的所有开关通道中任何时刻都最多只有一路开关导通，这就确保了电路的高低位进位线之间无反馈和串扰；③所有位的进位综合电路能够并行工作，同步输出进位线状态；④进位综合电路仅占用一个基本门电路的时间。 

最终本位和产生电路由两组开关电路和一个下拉电阻组成，受到低位进位线的控制。当低位进位线的高电平总和为奇数时，一组开关中有一路导通，这组开关被命名为奇控电路，另一组开关中无一路导通，这组开关被命名为偶控电路，反之，当低位进位线的高电平总和为偶数时，偶控电路中有一路开关导通，奇控电路中无一路开关导通。偶控电路和奇控电路的输入信号分别来自电源互补初始加和电路的奇电源端和偶电源端，它们的输出端被合并作为该位的最终本位和输出，并通过连接的下拉电阻提供低电平。 

在本发明中，根据表2，当Y=1时，即原始输入数之和为奇数时，电源互补初始加和电路的奇电源端提供电源，偶控电路工作，奇控电路呈高阻状态。如果此时低位进位线的高电平个数之和为偶数，则偶控电路中有一路开关通路导通，选择输出电源互补初始加和电路的奇电源端高电平，该位最终本位和Si为高电平，否则，偶控电路中无任何一路开关通路导通，该位最终本位和Si被下拉电阻限定为低电平；当Y=0时，即原始输入数之和为偶数时，电源互补初始加和电路的偶电源端提供电源，奇控电路工作，偶控电路呈高阻状态。如果此时低位进位线的高电平个数之和为奇数，则奇控电路中有一路开关通路导通，选择输出电源互补初始加和电路的偶电源端高电平，该位最终本位和Si为高电平，否则，奇控电路中无任何一路开关通路导通，该位最终本位和Si被下拉电阻限定为低电平。 

结合表1，以5个n位二进制数加法器为例进一步描述最终本位和产生电路的设计原理。当Y=1时，如果低位进位线Ci-1_1，Ci-1_2，Ci-1_3和Ci-1_4的高电平个数之和为偶数，则偶控电路中有一路开关通路导通，选择输出电源互补初始加和电路的奇电源端高电平，Si为高电平，否则，偶控电路中无任何一路开关通路导通，Si被下拉电阻限定为低电平；当Y=0时，如果低位进位线Ci-1_1，Ci-1_2，Ci-1_3和Ci-1_4的高电平个数之和为奇数，则奇控电路中有一路开关通路导通，选择输出电源互补初始加和电路的偶电源端高电平，Si为高电平，否则，奇控电路中无任何一路开关通路导通，Si被下拉电阻限定为低电平。 

（f）给出电路的完备性设计 

在实际应用中，多数相加时产生的超过加数位数的高位进位要以阶进位的形式存在，而不能以进位线上数值形式存在，因而本发明需要对高位进位进行转换；另外，当处理超过加法器位数的多个数相加时，需要对加数进行分段相加，由于来自低位数据段相加后的进位是以阶进位形式存在，而不是进位线形式，因而在加法器的最低位需要对来自低位数据段相加后的阶进位进行再处理。这样，在多个多位并行同步加法器的整体设计架构中就必须增加2个电路单元来处理超过加法器位数的高位进位和来自低位数据段的阶进位，它们被分别命名为进位编码电路和进位译码电路。这就是加法器的完备性设计。

进位编码电路是由开关和下拉电阻组成，用于把高位进位线状态转换成阶进位。它是根据阶进位和进位线之间的逻辑关系采用开关设计而成，见表3。表3是5个n位二进制数并行同步加法器所用到的阶进位和进位线之间的关系，对于其它多个n位二进制数并行同步加法器所用到的阶进位和进位线之间的关系可以参照此表。表中第2行给出了5个n位二进制数并行同步加法器所用到的最多5种进位线组态，第3行到第5行给出了每种进位线组态下阶进位的可能输出状态。从表3可以看出，当进4线为高电平时，除掉三阶进位为高电平，其它都为低电平；在进4线为低电平，进3线为高电平时，二阶进位和一阶进位同时为高电平，三阶进位为低电平；在进3线为低电平，进2线为高电平时，仅仅二阶进位为高电平，其它都为低电平；在仅进1线为高电平时，仅一阶进位为高电平，其它都为低电平；在所有进位线都为低电平时，所有阶进位也都为低电平。根据表3采用高进位线控制串接在低进位线和对应阶进位输出端之间的开关就可以实现由进位线转换成阶进位的要求。整个进位编码电路需要一个基本门电路时间。 

进位译码电路也是由开关和下拉电阻组成，用于把低位数据段的阶进位转换成进位线形式。它根据进位线和阶进位之间的逻辑关系采用开关阵列设计而成，见表4。表4是5个n位二进制数并行同步加法器所用到的进位线和阶进位之间的关系，对于其它多个n位二进制数并行同步加法器所用到的进位线和阶进位之间的关系可以参照此表。表中第2行给出了5个n位二进制数并行同步加法器所用到的最多5种阶进位组合形式，第3行到第6行给出了每种阶进位输入组合下进位线的可能输出状态。从表4可以看出，当三阶进位为高电平时，所有进位线都是高电平；当二阶进位和一阶进位同时为高电平时，除掉进4线外其它进位线都是高电平；当仅二阶进位为高电平时，进2线和进1线都为高电平；当仅一阶进位为高电平时仅进1线为高电平；当所有阶进位为低电平时，所有进位线也都为低电平。只要采用高电平控制不同的串联开关即可完成表3中逻辑关系。整个进位译码电路需要一个基本门电路时间。 

以上给出了本发明的内容，由此可以设计出任意加数二进制并行同步加法器。在该加法器的工作过程中，统计电路和进位译码电路可以同时启动，都占用一个基本门电路时间，电源互补初始加和电路和进位综合电路同时启动，都占用一个基本门电路时间，最终本位和产生电路和进位编码电路也同时启动，都占用一个基本门电路时间。考虑到加法器使用开关电路，其上信息传输时间远比开关导通的建立时间短，这样，一旦所有位的进位综合电路中相关开关被同时打开，从最低位到最高位的信息传输时间可以忽略，因此，这种加法器仅需要3个基本门电路的用时，在有限范围内与加数位数无关。 

基于上述发明内容说明和随后附图给出的示意性实施例，与现有技术相比，根据本发明给出的通用设计方法设计的加法器具有较多优势：电路简单，布局规整，功耗低，用时少，仅需要固定的3个基本门电路时间，与加数位数无关，硬件开销低，与加数位数成线性关系，易于扩展，在满足性价比要求下可以做到128位以上的加法电路。 

通过阅读本发明内容、结合下面附图的说明以及所附权利要求中所指出的创新等，所属领域的技术人员可以对本发明的上述的和其它相关的内容及目标有更清楚的了解和认识，可能存在一些本发明的优点和新的应用没有在此给出，但是仍然希望包含在随附权利要求书的限定范围内。 

为了更全面、系统地理解本发明的内容，下面结合附图作进一步详细说明。 

附图说明

图1是根据本发明给出的通用设计方法建议的m个n位二进制数并行同步加法器的原理框图； 

图2是5个16位二进制数并行同步加法器的实施例示意图；

图3是5加数二进制并行同步加法器中针对于某一位的实施例示意图；

图4是不考虑最低位进位的5加数二进制并行同步加法器的实施例示意图。

具体实施方式

在下文中，将参考附图对本发明的内容进行详细的描述。请注意，下文所描述的示意性实施例是为了解释本发明内容，且在理解本发明时不应局限于这些实施例及下文的描述。 

图1是根据本发明内容给出的m个n位二进制数并行同步加法器的原理框图，它主要由多个单元110、120和130组成。其中单元110就是任一位的相同权值位数相加电路，能够对该位m个原始加数中“1”的个数进行统计，从m个N端口以连续高电平形式显示出来，并根据该m个原始加数中“1”的个数之和奇偶性决定两路电源的通断状态，即“Y”和“/Y”端口是输出高电平还是呈现高阻状态；单元120就是任一位的进位综合电路，能够通过单元110的N端口信息对来自低位的m-1个进位线状态进行选择导通，以便产生本位的m-1个进位线的状态；单元130就是任一位的最终本位和产生电路，能够根据来自低位的m-1个进位线状态对单元110提供的Y和/Y端口信息进行选择，从而产生最终本位和。 

考虑到完备性设计，图1中也给出了2个辅助电路单元140和150，它们分别是进位编码电路和进位译码电路。单元140实现超过加数位数的进位线状态转换成阶进位的功能；单元150则把来自低位数据块的阶进位转换成进位线状态，实现以进位线形式并入低位加法电路的目的。 

图2给出了5个16位数加法器的示意性实施例，用以说明图1的原理框图。为了更清晰描述图2中单元110、120和130的结构和工作过程，我们选取任一权值位的单元110、120和130，并被详细标注在图3中。可以看出，单元110又由单元111和单元112组成。 

单元111就是统计电路，由选择开关阵列组成，主要用于统计原始输入数中“1”的个数。当5个输入Ai_0、Ai_1、Ai_2、Ai_3和Ai_4都为低电平时，所有选择开关选择低压侧触点（即左侧触点），输出端Ni_1、Ni_2、Ni_3、Ni_4和Ni_5都显示低电平；当5个输入Ai_0到Ai_4都为高电平时，所有选择开关选择高压侧触点（即右侧触点），输出端Ni_1到Ni_5都显示高电平；当5个输入端Ai_0到Ai_4为任意高、低电平组合时，高电平控制的选择开关选择高压侧触点，低电平控制的选择开关选择低压侧触点，输出端Ni_1、Ni_2、Ni_3、Ni_4和Ni_5将从Ni_1开始以连续高电平的形式显示加数中“1”的个数。如Ni_1和Ni_2为高电平，Ni_3、Ni_4和Ni_5为低电平，说明Ai_0到Ai_4中有2个高电平。 

单元112就是电源互补初始加和电路，根据第i位5个原始输入数之和的奇偶性选择输出两路电源，以便提供给单元130。当5数之和为“1”时，仅端口Ni_1为高电平，开关K1+和K2-导通（其中，开关符号中的“+”和“-”表示该开关是高电平导通还是低电平导通，以下相同），Yi端，即奇电源端，输出高电平，反向端/Yi，即偶电源端，呈现高阻状态；当5数之和为“3”时，仅端口Ni_1、Ni_2和Ni_3为高电平，开关K3+和K4-导通，Yi端输出高电平，/Yi端呈现高阻状态；当5数之和为“5”时，端口Ni_1到Ni_5都为高电平，开关K5+导通，Yi端输出高电平，/Yi端呈现高阻状态；当5数之和为“0”时，端口Ni_1到Ni_5都为低电平，开关K6-导通，/Yi端输出高电平，Yi端呈现高阻状态；当5数之和为“2”时，仅端口Ni_1和Ni_2为高电平，开关K7+、K8-导通，/Yi端输出高电平，Yi_0端呈现高阻状态；当5数之和为“4”时，仅端口Ni_1到Ni_4为高电平，开关K9+、K10-导通，/Yi端输出高电平，Yi端呈现高阻状态。可见，当5数之和为奇数时，Yi端输出高电平，/Yi端呈现高阻状态；当5数之和为偶数时，反向端/Yi输出高电平，Yi_0端呈现高阻状态。 

单元120根据端口Ni_1到Ni_5的值选择低位的进1线Ci-1_1、进2线Ci-1_2、进3线Ci-1_3和进4线Ci-1_4来生成该位的进1线、进2线、进3线和进4线的值，或者利用下拉电阻R1、R2、R3和R4分别限制进1线、进2线、进3线和进4线为低电平，其工作过程如下： 

（1）当Ni_1到Ni_5都为低电平时（说明原始输入数之和为0），低位进1线和进3线对该位进位线无影响，而低位进2线和进4线分别与该位进1线和进2线一致，因而由Ni_1控制开关K30-和K23-导通，该位进1线和低位进2线导通，进2线和低位进4线导通，同时开关K11+、K12+、K14+、K15+、K16+、K18+、K21+、K24+、K27+、K28+、K29+和K31+都断开，该位进3线和进4线被下拉电阻限定为低电平。

（2）当仅Ni_1为高电平时（说明原始输入数之和为1），低位进2线和进4线对该位进位线无影响，而低位进1线和进3线分别与该位进1线和进2线一致，因而由Ni_1控制K21+和K30+导通，低位进1线和该位进1线导通，低位进3线和该位进2线导通。同时断开开关K11+、K12+、K14+、K15+、K16+、K18+、K23-、K24+、K27+、K28+、K29+和K30-，该位进3线和进4线被下拉电阻限定为低电平。 

（3）当仅Ni_1和Ni_2为高电平时（说明原始输入数之和为2），低位进1线和进3线对该位进位线无影响，而低位进2线和进4线分别与该位进2线和进3线一致，因而由Ni_2控制K16+和K24+导通，该位进2线和低位进2线导通，进3线和低位进4线导通，另外由Ni_2控制K29+导通，强制该位进1线为高电平。同时断开开关K11+、K12+、K14+、K15+、K18+、K22-、K27+、K28+、K30-和K32-，该位进4线被下拉电阻限定为低电平。 

（4）当仅Ni_1、Ni_2和Ni_3为高电平时（说明原始输入数之和为3），低位进2线和进4线对该位进位线无影响，而低位进1线和进3线分别与该位进2线和进3线一致，因而由Ni_3控制K18+和K27+导通，该位进2线和低位进1线导通，进3线和低位进3线导通，另外由Ni_2控制K29+导通，强制该位进1线为高电平。同时断开开关K11+、K12+、K14+、K15+、K17-、K25-、K28+、K30-和K32-，该位进4线被下拉电阻限定为低电平。 

（5）当仅Ni_5为低电平时（说明原始输入数之和为4），低位进1线和进3线对该位进位线无影响，而低位进2线和进4线分别与该位进3线和进4线一致，因而由Ni_4控制K12+和K15+导通，该位进3线和低位进2线导通，进4线和低位进4线导通，另外由Ni_2控制K29+导通，由Ni_4控制K28+导通,分别强制该位进1线和进2线为高电平。同时断开开关K11+、K14+、K19-、K26-、K30-和K32-。 

（6）当Ni_1到Ni_5都为高电平时（说明原始输入数之和为5），低位进2线和进4线对该位进位线无影响，而低位进1线和进3线分别与该位进3线和进4线一致，因而由Ni_5控制K11+和K14+导通，该位进3线和低位进1线导通，进4线和低位进3线导通，另外由Ni_2控制K29+导通，由Ni_4控制K28+导通,分别强制该位进1线和进2线为高电平。同时断开开关K13-、K20-、K26-、K30-和K32-。 

上述分析说明，不论6种情况中哪一种，在某位进位线与低位进位线之间既不存在一个低位进位线同时与多个高位进位线相通的情况，也不存在一个高位进位线同时与多个低位进位线相通的情况，并且在与任一高位进位线相连的所有开关通道中任何时刻都最多只有一路开关导通。这就割断了同位的所有进位线通过开关电路产生相互干扰，保证了电路正常工作。另外，当Ni_1到Ni_5的值一旦确定，单元120中的所有开关同时工作，从低位进位线到高位进位线之间形成了一个快速通道。 

单元130又由单元131和132组成，通过低位的进位线选择传输单元112的输出电平Yi和/Yi。 

单元131就是奇控电路，满足表1中Y=0的设计要求。单元132就是偶控电路，满足表1中Y=1的设计要求。当Y=0时，也就是A=0，或者A=2，或者A=4，此时，/Yi通过单元112中开关接通电源，而Yi呈高阻状态。如果低位进位线Ci-1_1～Ci-1_4的高电平个数之和为奇数，则开关K36-和K35+支路导通，或者开关K39-和K38+支路导通，单元132无影响，Si输出高电平，否则开关K36-和K35+支路，及开关K39-和K38+支路同时断开，单元132无影响，Si被下拉电阻R5限制为低电平。当Y=1时，也就是A=1，或者A=3，或者A=5，此时，Yi通过单元112中开关接通电源，而/Yi呈高阻状态。如果Ci-1_1～Ci-1_4的高电平个数之和为偶数，则开关K34+和K33-支路导通，或者开关K37-支路导通，或者开关K40+支路导通，单元131无影响，Si输出高电平，否则开关K34+和K33-支路，开关K37-支路，及开关K40+支路同时断开，单元131无影响，Si被下拉电阻R5限制为低电平。 

为了满足完备性设计，在图2的最高位和最低位分别设计了进位编码电路单元140和进位译码电路单元150。 

进位编码电路单元140的输入信号来自加数最高位的进位，即进位线C15_1到C15_4，输出信号就是阶进位信号，也就是最终运算结果S16、S17和S18，分别是一阶进位、二阶进位和三阶进位。单元140的工作过程是：当所有进位线C15_1到C15_4都为低电平时，即不产生向前进位，除掉C15_3控制的开关断开外，其它开关都导通，所有阶进位与进位线一致，都为低电平；当仅C15_1为高电平时，即向前进1，除掉C15_3控制的开关断开外，其它开关都导通，仅一阶进位S16为高电平；当仅C15_1和C15_2为高电平时，即向前进2，C15_2和C15_3控制的开关断开，C15_4控制的2个开关导通，于是，S17与进2线一致，为高电平，S16被下拉电阻限定为低电平，S18与进4线一致，为低电平；当仅C15_4为低电平时，即向前进3，C15_2控制的开关断开，C15_3和C15_4控制的开关都导通，于是，S16和S17输出高电平，S18输出低电平；当4个进位线都为高电平时，即向前进4，虽然C15_3控制的开关导通，但是C15_2和C15_4控制的开关都断开，于是，只有S18为高电平，其它阶进位都被下拉电阻限定为低电平。可见，这个工作过程与表3给出的逻辑关系是一致的。另外由于使用开关电路，单元140与最终加和电路同时启动，且仅占用一个基本门电路的时间。 

进位译码电路单元150的输入信号来自于低位数据块相加产生的向高位进位，其位置等同于S16、S17和S18，因而在图3中用C-1_I、C-1_Ⅱ和C-1_Ⅲ分别表示来自低位数据块相加的一阶进位、二阶进位和三阶进位。译码单元150的输出信号就是向该加法器最低位进位的4个进位线C-1_1、C-1_2、C-1_3和C-1_4。单元150的工作过程如下：当所有阶进位为低电平时，即低位数据块无进位，所有开关都断开，4个进位线都被下拉电阻限定为低电平；当仅C-1_I为高电平时，即进位值为1，C-1_I控制的开关导通，因而仅进1线C-1_1为高电平，其它进位线被下拉电阻限定为低电平；当仅C-1_Ⅱ为高电平时，即进位值为2，C-1_Ⅱ控制的开关导通，因而进1线和进2线都为高电平，其它进位线被下拉电阻限定为低电平；当仅C-1_Ⅲ为低电平时，即进位值为3，C-1_I和C-1_Ⅱ控制的开关都导通，因而进1线、进2线和进3线为高电平，仅进4线被下拉电阻限定为低电平；当仅C-1_Ⅲ为高电平时，即进位值为4，C-1_Ⅲ所控制的开关都导通，进1线到进4线都为高电平。可见，这个工作过程与表4给出的逻辑关系是一致的。另外由于使用开关电路，单元150与统计电路同时启动，且仅占用一个基本门电路的时间。 

由图2和图3可知，当5个加数A0_0～A15_0、A0_1～A15_1、A0_2～A15_2、A0_3～A15_3和A0_4～A15_4，以及阶进位C-1_I、C-1_Ⅱ和C-1_Ⅲ同时施加到单元111和单元150时，它们并行工作，并在经过一个基本门电路时间后，同步输出结果。这些输出信号同步施加到相应位的单元112和120。它们也并行工作，在经过一个基本门电路时间后，同步输出相应的结果，其中所有单元120在其进位线上输出相应的进位值，所有单元112在其Yi端和反向端/Yi输出高电平或呈现高阻状态。最后，所有单元112和120的输出信号同步施加到相应位单元130及单元140，于是它们开始并行工作，在经过一个基本门电路时间后，同步输出相应位的最终本位和。可见，本发明的5个16位数累加仅需要3个基本门电路时间，同样，对于更高位数的5个加数相加，也只需要3个基本门电路时间，与加数位数无关。另外，本发明对于5个n位数相加电路大约需要70n个开关（其中单元111中1个选择开关相当于2个开关）。 

通过上面分析可以看出，尽管在完备性设计下增加了进位译码电路和进位编码电路，但是由于进位译码电路与统计电路同时启动，且仅占用一个基本门电路的时间，进位编码电路与最终加和电路也同时启动，并且也仅占用一个基本门电路的时间，因此说完备性设计并不会增加额外时间。 

图4是本发明的5加数二进制并行同步加法器在不考虑低位进位情况下的示意性实施例。这也是一个5加数16位二进制加法器，与图2不同的部分在最低3位。因为不需要考虑来自低位的进位，所以图4电路最低位不仅删除了进位译码电路单元150，还删除了与C-1_1、C-1_2、C-1_3和C-1_4相连的电路，减少了反向端/Y0形成电路，以及单元130，仅通过N0_2控制一个开关获得该位的进1线状态，通过N0_4控制一个开关获得该位的进2线状态，并通过端口Y0直接形成该位最终本位和S0。图4电路次低位删除了与来自低位进3线和进4线有关的连线，图4电路的第2权值位则删除了所有与次低位进4线有关的连线。 

在图2到图4中，单元111中选择开关和其它单元中开关可以用不同材料制成，只要满足断开时电阻巨大、导通时通路电阻很小且导电迅速等特点，以及应用环境等，这样的开关即可用于实现本发明，比如原子开关、量子开关、光子开关和晶体管开关等。 

以上采用5加数二进制并行同步加法器的示意性实施例来说明多个多位数并行同步加法器的通用设计方法。通过进一步分析可知，依据这种通用设计方法设计的m个n位二进制数并行同步加法器仅占用固定的3个基本门电路时间，在不考虑完备性设计情况下其硬件开销约为n (2m²+9m/2)个开关。 

本发明给出了多个多位二进制加数并行同步加法器的通用设计方法，不仅适用于5个以上加数的二进制数相加设计，也适用于2加数，3加数和4加数加法器的设计，还可以用于多数相减、相与、相或，及两数相乘等很多种有符号数和无符号数的算术运算和逻辑运算电路的设计中，只要把本发明所提及的电路单元和开关进行合理组合和修改就可以实现很多本发明未曾提及的功能。 

尽管通过示意性实施例介绍了本发明，但是应该理解到，精通本领域的人仍可以对本发明进行形式上的和细节上的各种修改，而并不脱离本发明的精神和范围。