移动业界处理器介面的实体层接收器

摘要

本发明提供一种移动业界处理器介面的实体层接收器。本发明提供的接收器包含控制模块、数据接收电路和屏蔽电路。控制模块根据一传送器提供的一组差动信号产生一致能信号。受该致能信号驱动后，数据接收电路开始根据该组差动信号产生一输出信号，并且屏蔽电路开始屏蔽该输出信号。控制模块于该致能信号产生后开始提供一偏压至该组差动信号，使该输出信号具有第一状态。传送器将调整该组差动信号使该输出信号自第一状态进入第二状态。检测到该输出信号进入第二状态后，控制模块停止提供偏压并产生一禁能信号，令屏蔽电路停止屏蔽输出信号。

说明书

技术领域

本发明与数据传输技术相关，尤其与移动业界处理器介面(mobile industryprocessor interface,MIPI)的实体层(D-PHY)中的接收器相关。

背景技术

移动业界处理器介面(MIPI)是一种近几年来发展日益蓬勃的通信软件/硬件介面标准，主要应用在移动电子装置、数位相机、显示器、平板电脑和笔记型电脑等产品中。MIPI协定中通称为D-PHY的实体层序列介面提供了电子装置中各元件之间进行沟通所需的高速序列介面方案。D-PHY方案可以低耗功的方式扩展传输介面的频宽。

针对数据传输，MIPI D-PHY标准定义有高速(HS)状态和低功率(LP)两种状态。实务上，MIPI D-PHY接收端的高速数据接收电路和低功率数据接收电路是共用同一组差动传输线自MIPI传送端接收讯息。图1为该组差动传输线中的信号由低功率状态转换至高速状态的时序图；DP代表差动传输线中的正端，DN代表差动传输线中的负端。在低功率状态中(例如时段T0)，DP信号和DN信号皆具有高电平(1.2伏特)。当MIPI传送端欲离开低功率状态、进入高速状态开始传送数据至接收端前，会有一段时间(T1)首先将DP信号调降至低电平，随后再有一段时间(T2)将DN信号也调降至低电平。在时段T3中，传送端必须透过该组差动传输线送出高速状态的差动信号0，也就是令DN信号高于DP信号200毫伏。在时段T4中，传送端送出供接收端参考的同步信号。时段T4结束后，传送端便开始传递真正的数据内容。

依照MIPI D-PHY的规定，接收端在时段T2就必须进入高速接收模式，也就是令其高速数据接收电路开始运作。由于对高速数据接收电路来说，时段T2之内的等电位DP/DN信号是无法辨认的无效信号，MIPI标准亦规定，接收端必须自行忽略、屏蔽在时段T2内收到的数据。时段T3可被视为这段屏蔽期间的缓冲区；更明确地说，接收端至少要将整个时段T2中的接收数据屏蔽，屏蔽范围可涵盖部分或全部的时段T3，但至长不可包含时段T4中的同步信号。

前述屏蔽期间的长度之下限为85ns+6*UI，上限则是145ns+10*UI，其中的ns代表毫微秒，UI代表高速状态采用的时脉信号的周期。于实际应用中，该时脉信号的频率会随着不同的设定而改变，UI的范围在1毫微秒到12.5毫微秒之间。若欲正确决定屏蔽期间的长度，MIPI接收端就必须得知UI的数值大小。现行做法大多是利用软件在传送端和接收端间进行信号交换(hand shaking)来传递UI资讯。这种方式的缺点在于须耗用相当程度的软件资源，并且无法应付不符合MIPI D-PHY规范的意外状况(例如传送端采用的UI长度超过12.5毫微秒)。

发明内容

为解决上述问题，本发明提出一种新的MIPI D-PHY接收器，利用DP/DN信号本身在状态转换间的电压特性来判定应于何时开始、结束屏蔽期间，不需要检测或向传送端询问时脉信号的周期，因此可省去以软件进行信号交换的麻烦，亦可应付传送端采用的信号频率不符合MIPI D-PHY规范的意外状况。

根据本发明的一具体实施例为一种接收器，其中包含控制模块、数据接收电路和屏蔽电路。控制模块用以根据一传送器提供的一组差动信号产生一致能信号。受该致能信号驱动后，数据接收电路开始根据该组差动信号产生一输出信号。受该致能信号驱动后，屏蔽电路开始屏蔽该输出信号。控制模块于该致能信号产生后开始提供一偏压至该组差动信号，使该输出信号具有一第一状态。传送器将调整该组差动信号使该输出信号自该第一状态进入一第二状态。检测到该输出信号进入该第二状态后，控制模块停止提供该偏压并产生一禁能信号，令屏蔽电路停止屏蔽该输出信号。

关于本发明的优点与精神可以藉由以下发明详述及附图得到进一步的了解。

附图说明

图1为MIPI差动信号由低功率状态转换至高速状态的时序图。

图2为根据本发明的一具体实施例中的接收器方块图。

图3为根据本发明的另一具体实施例中的接收器方块图。

主要元件符号说明

DP：差动信号正端            DN：差动信号负端

200：MIPI接收器             21：低速数据接收电路

22：高速数据接收电路        23：屏蔽电路

24：偏压电路                25：高速数据检测电路

26：控制模块

具体实施方式

根据本发明的一具体实施例为图2所示的移动业界处理器介面(mobile industryprocessor interface,MIPI)D-PHY接收器200，其中包含低速数据接收电路21、高速数据接收电路22、屏蔽电路23、偏压电路24和高速数据检测电路25。实务上，接收器200可被整合在各种电子装置(例如智慧型手机、个人数位助理、笔记型电脑、游戏机台或平板电脑)中，亦可独立存在。

如图2所示，差动信号DP/DN被分别提供至低速数据接收电路21和高速数据接收电路22。低速数据接收电路21会根据DP信号及/或DN信号决定产生一致能信号EN的时间点。致能信号EN用以指示高速数据接收电路22开始运作，并且指示屏蔽电路23开始屏蔽高速数据接收电路22产生的输出信号R。在屏蔽期间，屏蔽电路23可将其输出信号V固定为不受信号R影响的特定电压。

请参考图1中的时序图。举例而言，低速数据接收电路21可在检测到DP信号出现降缘(亦即时段T1的起始处)或是DN信号出现降缘(亦即时段T1的结束处)时产生致能信号EN。或者，低速数据接收电路21可被设计为在检测到DP信号和DN信号之间出现高于一门槛值的压差时产生致能信号EN。

除了高速数据接收电路22及屏蔽电路23之外，致能信号EN也被提供至偏压电路24。致能信号EN指示偏压电路24开始提供一偏压给高速数据接收电路22中的DP信号线。举例而言，该偏压的大小可以是50毫伏或100毫伏(也就是令DP信号线上的电压被提高50毫伏或100毫伏)，但不以此为限。如先前所述，传送端在时段T2中提供的DP信号和DN信号皆为低电平。此偏压的作用在于令DP信号高于DN信号，进而使负责检测高速数据接收电路22的输出信号R的高速数据检测电路25在时段T2内会检测到输出信号R固定等于逻辑“1”。

如先前所述，在时段T3中，传送端会令DN信号高于DP信号200毫伏。因此，进入时段T3之后，即使有该偏压的存在，DN信号仍然会变为高于DP信号，使得高速数据检测电路25检测到输出信号R由逻辑“1”转变为逻辑“0”。此一转变发生后，高速数据检测电路25便会产生一禁能信号D，分别提供给屏蔽电路23和偏压电路24。禁能信号D用以指示屏蔽电路23停止屏蔽输出信号R，并且使偏压电路24停止提供偏压至高速数据接收电路22。请注意的是，禁能信号D的操作区间并非相反于前述的致能信号EN。

禁能信号D出现后，高速数据接收电路22的输出信号R即回到不受偏压影响的状态，并且屏蔽电路23可直接以输出信号R做为输出信号V，提供至后续电路。

实务上，上述偏压的上限可根据DP/DN信号在高速状态中的电压振幅决定。更明确地说，该偏压至高不可使传送端加诸200毫伏于DN信号后，高速数据检测电路25的判断结果仍无法由逻辑“1”转变为逻辑“0”。另一方面，该偏压的下限为必须使偏压电路24将该偏压加诸于DP信号后，高速数据检测电路25的判断结果为逻辑“1”。

在此实施例中，屏蔽期间的开始时间点是由低速数据接收电路21决定，屏蔽期间的结束时间点则是由高速数据检测电路25决定。上述做法显然能有效屏蔽时段T2内的输出信号R并且在时段T4开始前停止屏蔽输出信号R。于一实施例中，低速数据接收电路21被设计为在DN信号出现降缘时产生致能信号EN，并且高速数据检测电路25被设计为在检测到输出信号R由逻辑“1”转变为逻辑“0”时立即发出禁能信号D。如此一来，偏压电路24运作的时间可被尽量缩短，以节省其耗电量。

须说明的是，上述偏压不一定要被直接提供至DP信号线，举例而言，也可以是提供至高速数据接收电路22中的某些电路节点。只要该偏压能够使高速数据接收电路22的输出信号R在时段T2内为逻辑“1”并且在时段T3内受传送端影响后转为逻辑“0”，便能达到前述效果。

如图3所示，于另一实施例中，前述低速数据接收电路21、偏压电路24和高速数据检测电路25的功能可被整合于一控制模块26中。本发明所属技术领域中具有通常知识者可理解，根据DP/DN信号产生致能信号EN的工作亦可由其他检测电路负责，不一定要利用MIPI接收器中的低速数据接收电路来实现。

由以上说明可看出，MIPI接收器200利用DP/DN信号本身在状态转换间的电压特性来判定应于何时开始、结束屏蔽期间，不需要检测或向传送端询问时脉信号的周期(亦即UI的数值大小)，因此可省去以软件进行信号交换的麻烦，亦可应付传送端采用的信号频率不符合MIPI规范的意外状况。

藉由以上较佳具体实施例的详述，希望能更加清楚描述本发明的特征与精神，而并非以上述所揭示的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的专利范围的范畴内。