数字延时锁相环和调节数字延时锁相环的方法

摘要

本发明提供一种数字延时锁相环和调节数字延时锁相环的方法。本发明数字延时锁相环，包括：数字控制延时链和控制器，控制器用于根据参考时钟信号以及数字控制延时链的输出端输出的时钟信号生成给数字控制延时链提供的数字控制码，数字控制延时链的输入端用于接收参考时钟信号，数字控制延时链用于采用参考时钟信号对第一类数字延时单元的数字控制码进行采样同步，采用本地时钟信号对第二类数字延时单元的数字控制码进行采样同步，使得数字延时锁相环在一次调整锁定的过程中，每次数字控制码的切换能够保持发生在本地时钟信号的同一半周期，使得从数字控制延时链输出的延时时钟信号不会产生毛刺。

说明书

技术领域

本发明涉及电子技术领域，尤其涉及一种数字延时锁相环和调节数字 延时锁相环的方法。

背景技术

高速、并行的芯片间的通信系统中，为了实现各个信道间的时钟同步， 抑制时钟信号偏移的影响，完成可靠的数据采样，需要经过数字控制延时链 延时时钟信号的相位能和参考时钟信号的相位相一致。

现有技术中通常采用的方案为将输入的参考时钟信号经过数字控制延时 链延时后得到延时时钟信号，将参考时钟信号和延时时钟信号送入鉴相器进 行比较，确定参考时钟信号和延时时钟信号的相位关系，如果延时时钟信号 的相位超前于参考时钟信号的相位，则通过控制器提供的数字控制码增加数 字控制延时链的延时，如果延时时钟信号的相位落后于参考时钟信号的相位， 则通过控制器提供的数字控制码减小数字控制延时链的延时，直到延时时钟 信号的相位和参考时钟信号的相位相一致。然而，该方案在数字控制码的切 换过程中，延时时钟信号非常容易产生毛刺，从而影响数字锁相环中的鉴相 器的相位比较结果，造成延时时钟信号的相位和参考时钟信号的相位相差较 大，影响系统数据采样结果的可靠性，严重时会造成数据采样错误，影响整 个芯片系统的可靠性。

发明内容

本发明提供一种数字延时锁相环和调节数字延时锁相环的方法，以解决 在数字控制码的切换过程中，延时后的时钟信号非常容易产生毛刺，从而影 响数字锁相环中的鉴相器的相位比较结果，造成延时后的时钟信号的相位和 参考时钟信号的相位相差较大，影响系统数据采样结果的可靠性，严重时会 造成数据采样错误，影响整个芯片系统的可靠性的问题。

本发明的第一个方面提供一种数字延时锁相环，包括：数字控制延时链 和控制器，其中，

所述控制器，用于根据参考时钟信号以及所述数字控制延时链的输出端 输出的时钟信号生成给所述数字控制延时链提供的数字控制码；

所述数字控制延时链的输入端用于接收所述参考时钟信号，所述数字控 制延时链包括第一类数字延时单元和至少一个第二类数字延时单元，所述第 一类数字延时单元为与所述数字控制延时链的输入端连接的数字延时单元， 所述第二类数字延时单元为所述数字控制延时链中除所述第一类数字延时单 元以外的数字延时单元；

所述数字控制延时链，用于采用所述参考时钟信号对所述第一类数字延 时单元的数字控制码进行采样同步，采用本地时钟信号对所述第二类数字延 时单元的数字控制码进行采样同步；其中，所述本地时钟信号为所述数字延 时单元输出端输出的时钟信号。

在上述数字延时锁相环的一个实施例中，可选地，所述数字控制延时链 包括n级数字延时单元以及与每级数字延时单元对应的时钟同步单元，所述 数字控制延时链中第1级数字延时单元为所述第一类数字延时单元，n为大 于等于2的整数；

所述第1级时钟同步单元的第一输入端与所述数字控制延时链的输入端 连接；

所述数字控制延时链中至少一级数字延时单元的输出端与除所述第1级 时钟同步单元之外的n-1级时钟同步单元中的至少一级时钟同步单元的第一 输入端连接。

在上述数字延时锁相环的一个实施例中，可选地，所述n级数字延时单 元中的至少一级数字延时单元的输出端与除所述第1级时钟同步单元之外的 n-1级时钟同步单元中的至少一级时钟同步单元的第一输入端连接，包括：

所述n级数字延时单元中的所述第k级数字延时单元的输出端与除第1 级时钟同步单元之外的n-1级时钟同步单元中的第k+1级时钟同步单元的第 一输入端连接，其中k为整数且1≤k≤n-1。

在上述数字延时锁相环的一个实施例中，可选地，所述数字控制延时链 中的至少一级数字延时单元的输出端与除所述第1级时钟同步单元之外的 n-1级时钟同步单元中的至少一级时钟同步单元的第一输入端连接，包括：

除第1级时钟同步单元之外的n-1级时钟同步单元由m组时钟同步单元 组成，每组时钟同步单元包括i级时钟同步单元，所述n级数字延时单元中 的第1+（i×(j-1)）级数字延时单元的输出端与第j组时钟同步单元包括的i 级时钟同步单元的第一输入端连接，m为大于等于1的整数，i为大于等于2 的整数，j大于等于1且小于等于m的整数。

在上述数字延时锁相环的一个实施例中，可选地，所述数字控制延时链 中的每个数字延时单元由与非门搭建构成，至少一个时钟同步单元包括时钟 同步器件以及反相器，其中所述数字延时单元的输出端通过所述反相器与所 述时钟同步器件的第一输入端连接。

在上述数字延时锁相环的一个实施例中，可选地，所述时钟同步器件为 触发器或锁存器。

在上述数字延时锁相环的一个实施例中，可选地，所述数字控制延时链 中的每个数字延时单元由或非门搭建构成，每个时钟同步单元包括时钟同步 器件。

在上述数字延时锁相环的一个实施例中，可选地，所述时钟同步器件为 触发器或锁存器。

本发明的第二个方面提供一种调节数字延时锁相环的方法，所述数字延 时锁相环包括数字控制延时链，所述数字控制延时链包括第一类数字延时单 元和至少一个第二类数字延时单元，所述第一类数字延时单元为与所述数字 控制延时链的输入端连接的数字延时单元，所述第二类数字延时单元为所述 数字控制延时链中除所述第一类数字延时单元以外的数字延时单元，所述方 法包括：

根据参考时钟信号与所述数字控制延时链的输出端输出的时钟信号生成 给所述数字延时链提供的数字控制码；

采用所述参考时钟信号对所述第一类数字延时单元的数字控制码进行采 样同步，采用本地时钟信号对所述第二类数字延时单元的数字控制码进行采 样同步，所述本地时钟信号为所述数字延时单元输出端输出的时钟信号；

根据所述数字控制码调节对应的数字延时单元的延时时间直到所述数字 延时锁相环锁定。

在上述调节数字延时锁相环的方法的一个实施例中，可选地，所述采用 本地时钟信号对所述第二类数字延时单元的数字控制码进行采样同步，包括：

采用至少一级数字延时单元的输出端输出的时钟信号对除所述第1级数 字延时单元之外的n-1级数字延时单元中的至少一级数字延时单元的数字控 制码进行采样同步；其中，所述第1级数字延时单元为所述第一类数字延时 单元，n为大于等于2的整数。

在上述调节数字延时锁相环的方法的一个实施例中，可选地，所述采用 至少一级数字延时单元的输出端输出的时钟信号对除所述第1级数字延时单 元之外的n-1级数字延时单元中的至少一级数字延时单元的数字控制码进行 采样同步，包括：

采用n级数字延时单元中的第k级数字延时单元的输出端输出的时钟信 号对除所述第1级数字延时单元之外的n-1级数字延时单元中的第k+1级数 字延时单元的数字控制码进行采样同步；其中，k为大于等于1小于等于n-1 的整数。

在上述调节数字延时锁相环的方法的一个实施例中，可选地，所述采用 至少一级数字延时单元的输出端输出的时钟信号对除所述第1级数字延时单 元之外的n-1级数字延时单元中的至少一级数字延时单元的数字控制码进行 采样同步，包括：

将除所述第1级数字延时单元之外的n-1级数字延时单元划分为m组数 字延时单元，每组数字延时单元包括i级数字延时单元，m为大于等于1的 整数，i为大于等于2的整数；

采用n级数字延时单元中的第1+（i×(j-1)）级数字延时单元的输出端输 出的时钟信号对第j组数字延时单元包括的i级数字延时单元的数字控制码进 行采样同步，以保证数字控制码的切换保持发生在时钟同步器件的本地时钟 信号的正半周期，j大于等于1且小于等于m。

本发明数字延时锁相环和调节数字延时锁相环的方法，通过根据参考时 钟信号以及数字控制延时链的输出端输出的时钟信号生成给数字控制延时链 提供的数字控制码，数字控制延时链的输入端用于接收参考时钟信号，采用 参考时钟信号对第一类数字延时单元的数字控制码进行采样同步，采用本地 时钟信号对第二类数字延时单元的数字控制码进行采样同步，使得数字延时 锁相环在一次调整锁定的过程中，每次数字控制码的切换能够保持发生在本 地时钟信号的同一半周期，使得从数字控制延时链输出的延时时钟信号不会 产生毛刺。

附图说明

图1为本发明实施例一所提供的数字延时锁相环的结构示意图；

图2为本发明实施例二所提供的数字延时锁相环的结构示意图；

图3为本发明实施例三所提供的数字延时锁相环的结构示意图；

图4A为本发明实施例四所提供的数字延时锁相环的结构示意图；

图4B为本发明实施例四所提供的一种数字延时单元的实现方式的示意 图；

图4C为采用现有技术提供的数字延时锁相环时数字延时单元的时钟输 出产生毛刺的波形图；

图4D为采用本发明实施例四所提供的数字延时锁相环时的数字延时单 元的时钟输出无毛刺的波形图；

图5为本发明实施例五所提供的数字延时锁相环的结构示意图；

图6为本发明实施例六所提供的调节数字延时锁相环的方法的示意 图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施 例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然， 所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明 中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所 有其他实施例，都属于本发明保护的范围。

图1为本发明实施例一所提供的数字延时锁相环的结构示意图。本实施 例中，数字延时锁相环包括：数字控制延时链101和控制器102。

控制器102，用于根据参考时钟信号以及数字控制延时链的输出端输出 的时钟信号生成给数字控制延时链提供的数字控制码；数字控制延时链101 的输入端用于接收参考时钟信号，数字控制延时链包括第一类数字延时单元 和至少一个第二类数字延时单元，第一类数字延时单元为与数字控制延时链 的输入端连接的数字延时单元，第二类数字延时单元为数字控制延时链中除 第一类数字延时单元以外的数字延时单元；数字控制延时链101，用于采用 参考时钟信号对第一类数字延时单元的数字控制码进行采样同步，采用本地 时钟信号对第二类数字延时单元的数字控制码进行采样同步；其中，本地时 钟信号为数字延时单元输出端输出的时钟信号。

需要说明的是，本地时钟信号由正半周期和负半周期组成，正半周期和 负半周期构成时钟信号的一个完整周期。

本实施例提供的数字延时锁相环，通过根据参考时钟信号以及数字控制 延时链的输出端输出的时钟信号生成给数字控制延时链提供的数字控制码， 采用参考时钟信号对第一类数字延时单元的数字控制码进行采样同步，采用 本地时钟信号对第二类数字延时单元的数字控制码进行采样同步，使得数字 延时锁相环在一次调整锁定的过程中，每次数字控制码的切换能够保持发生 在本地时钟信号的同一半周期，使得从数字控制延时链输出的延时时钟信号 不会产生毛刺。

图2为本发明实施例二所提供的数字延时锁相环的结构示意图。本实施 例中，数字延时锁相环包括数字控制延时链201、鉴相器202、滤波器203和 控制器102。

其中，数字控制延时链201包括n级数字延时单元以及与每级数字延时 单元对应的时钟同步单元，数字控制延时链中第1级数字延时单元为第一类 数字延时单元，n为大于等于2的整数。如图2中所示，本实施例中的最左 边的数字延时单元为第一类数字延时单元，也即数字控制延时链中的第1级 数字延时单元。第1级时钟同步单元的第一输入端与数字控制延时链的输入 端连接，数字控制延时链中至少一级数字延时单元的输出端与除第1级时钟 同步单元之外的n-1级时钟同步单元中的至少一级时钟同步单元的第一输入 端连接。其中，数字控制延时链中至少一级数字延时单元的输出端与除第1 级时钟同步单元之外的n-1级时钟同步单元中的至少一级时钟同步单元的第 一输入端连接可以通过如下方式实现：

n级数字延时单元中的第k级数字延时单元的输出端与除第1级时钟同 步单元之外的n-1级时钟同步器件中的第k+1级时钟同步单元的第一输入端 连接，其中k为整数且1≤k≤n-1。需要说明的是，与第1级数字延时单元连 接的数字延时单元为第2级数字延时单元，与第2级数字延时单元连接的数 字延时单元为第3级数字延时单元，依次类推，最后一级数字延时单元也即 为第n级数字延时单元。最左边的时钟同步单元为n级时钟同步单元中的第 1级时钟同步单元，与第1级时钟同步单元相邻的时钟同步单元为第2级时 钟同步单元，与第2级时钟同步单元相邻的时钟同步单元为第3级时钟同步 单元，依次类推，最后一级时钟同步单元也即为第n级时钟同步单元。

需要说明的是，图2中仅示出了第1级时钟同步单元的第一输入端与数 字控制延时链的输入端连接，第k级数字延时单元的输出端与除第1级时钟 同步单元之外的n-1级时钟同步单元中的第k+1级时钟同步单元的第一输入 端连接的情形，数字控制延时链中的每个数字延时单元由或非门搭建构成， 每个时钟同步单元包括一个时钟同步器件，具体的，时钟同步器件可以为触 发器或锁存器。具体参见图2，参考时钟信号从数字控制延时链的输入端和 第1级时钟同步单元的第一输入端输入，第k级数字延时单元的输出端与除 第1级时钟同步单元之外的n-1级时钟同步器件中的第k+1级时钟同步单元 的第一输入端连接，数字控制延时链201的输出端通过鉴相器202与控制器 102连接，具体的，数字控制延时链201的输出端也可以通过鉴相器202与 滤波器203连接，再通过滤波器203与控制器102连接，图2中示出了数字 控制延时链201的输出端也可以通过鉴相器202与滤波器203连接，再通过 滤波器203与控制器102连接的方式。需说明的是，图2中以数字延时单元 1表示第1级数字延时单元，数字延时单元2表示第2级数字延时单元，依 次类推，数字延时单元n-1表示第n-1级数字延时单元，数字延时单元n表示 第n级数字延时单元。同理，以时钟同步单元1表示第1级时钟同步单元， 时钟同步单元2表示第2级时钟同步单元，时钟同步单元n-1表示第n-1级时 钟同步单元，时钟同步单元n表示第n级时钟同步单元。

现有技术中由于数字延时锁相环在刷新过程中，非常容易产生毛刺，而 带有毛刺的延时时钟信号会造成鉴相器的相位比较结果错误，从而造成延时 锁相环电路的锁定错误。而对于实时刷新的数字延时锁相环，带有毛刺的延 时时钟信号会直接输出给其他系统的数据采样电路，毛刺会影响数据采样的 可靠性，严重时会造成数据采样错误，影响整个系统的可靠性。而本实施例 提供的数字延时锁相环，由于n级数字延时单元中的第k级数字延时单元的 输出端与除第1级时钟同步单元之外的n-1级时钟同步器件中的第k+1级时 钟同步单元的第一输入端连接，因此从第k级数字延时单元的输出端输出的 延时时钟信号可以对第k+1级数字延时单元的数字控制码进行采样同步，使 得数字延时锁相环在一次调整锁定的过程中，每次数字控制码的切换能够保 持发生在本地时钟信号的同一半周期，使得从数字控制延时链输出的延时时 钟信号不会产生毛刺。

本实施例提供的数字延时锁相环，通过n级数字延时单元中的第k级数 字延时单元的输出端与除第1级时钟同步单元之外的n-1级时钟同步器件中 的第k+1级时钟同步单元的第一输入端连接，因此从第k级数字延时单元的 输出端输出的延时时钟信号可以对第k+1级数字延时单元的数字控制码进行 采样同步，使得数字延时锁相环在一次调整锁定的过程中，每次数字控制码 的切换能够保持发生在本地时钟信号的同一半周期，使得从数字控制延时链 输出的延时时钟信号不会产生毛刺。

图3为本发明实施例三所提供的数字延时锁相环的结构示意图。本实施 提供的数字延时锁相环与上述实施例二提供的数字延时锁相环的区别在于本 实施例中可以将除第1级时钟同步单元之外的n-1级时钟同步单元进行适当 的分组，每组中可以包括多个时钟同步单元，也即本实施例中的数字控制延 时链的结构与图2中的数字控制延时链的结构不同，本实施例中的数字控制 延时链如图3中示出的301。针对每组包含的时钟同步单元，n级数字延时单 元中的第1+（i×(j-1)）级数字延时单元的输出端与第j组时钟同步单元包括 的i级时钟同步单元的第一输入端连接，从而可以保证数字控制码的切换能 够保持发生在本地时钟信号的的正半周期，使得从数字控制延时链输出的延 时时钟信号不会产生毛刺。

除第1级时钟同步单元之外的n-1级时钟同步单元由m组时钟同步单元 组成，每组时钟同步单元包括i级时钟同步单元，n级数字延时单元中的第 1+（i×(j-1)）级数字延时单元的输出端与第j组时钟同步单元包括的i级时钟 同步单元的第一输入端连接，m为大于等于1的整数，i为大于等于2的整数， j大于等于1且小于等于m的整数。为方便图3示出第1+（i×(j-1)）级数字 延时单元的输出端与第j组时钟同步单元包括的i级时钟同步单元的第一输入 端连接的关系，本实施例的图3中仅以i等于2且m等于2时给出数字延时 锁相环的结构示意图。需说明的是，图3中以数字延时单元1表示第1级数 字延时单元，数字延时单元2表示第2级数字延时单元，依次类推，数字延 时单元5表示第5级数字延时单元。第1级时钟同步单元为时钟同步单元1， 第1组时钟同步单元中包括的两个时钟同步单元分别为时钟同步单元2和时 钟同步单元3，第2组时钟同步单元中包括的两个时钟同步单元分别为时钟 同步单元4和时钟同步单元5。

需要说明的是，本实施例中仅以第1+（i×(j-1)）级数字延时单元的输出 端与第j组时钟同步单元包括的i级时钟同步单元的第一输入端连接，且数字 控制延时链中的每个数字延时单元是由或非门搭建构成介绍数字延时锁相 环，每组包含的时钟同步单元的个数为i，也即每组的时钟同步单元的个数是 相等的，在实际实现中，每组包含的时钟同步单元的个数可以不相等，本发 明对此不进行限制，只要是基于本思想来实现的数字延时锁相环，都应属于 本发明的保护范围。

本实施例提供的数字延时锁相环，通过第1+（i×(j-1)）级数字延时单元 的输出端与第j组时钟同步单元包括的i级时钟同步单元的第一输入端连接， 保证从第1+（i×(j-1)）级数字延时单元的输出端输出的延时时钟信号对第j 组包含的时钟同步单元的数字控制码进行采样同步，从而可以保证数字控制 码的切换能够保持发生在本地时钟信号的正半周期，使得从数字控制延时链 输出的延时时钟信号不会产生毛刺。

图4A为本发明实施例四所提供的数字延时锁相环的结构示意图。本实 施提供的数字延时锁相环与上述实施例二提供的数字延时锁相环的区别在于 本实施例中的数字延时锁相环中的每个数字延时单元由与非门搭建构成，每 个时钟同步单元包括时钟同步器件以及反相器，其中数字延时单元的输出端 通过反相器与时钟同步器件的第一输入端连接。从而可以保证数字控制码的 切换发生在本地时钟信号的负半周期，使得从数字控制延时链输出的延时时 钟信号不会产生毛刺。

如图4A所示，本实施例中的第一级时钟同步单元包括时钟同步器件1 以及反相器1，第二级时钟同步单元包括时钟同步器件2以及反相器2，依次 类推，第n-1级时钟同步单元包括时钟同步器件n-1以及反相器n-1，第n级 时钟同步单元包括时钟同步器件n以及反相器n，数字延时单元1的输出端 通过反相器2与时钟同步器件2的第一输入端连接，数字延时单元2的输出 端通过反相器3与时钟同步器件3的第一输入端连接，数字延时单元n-1的 输出端通过反相器n与时钟同步器件n的第一输入端连接。增加反相器后的 数字控制延时链如图4A中示出的401。

本实施例中的数字延时锁相环如图4A所示，由于本实施例与上述实施 例二的区别为在数字控制延时链中增加了反相器，需要说明的是，是否需要 使用反相器，取决于数字延时单元的实现方式，例如如果数字延时单元的实 现方式是使用与非门实现延时的，则需要使用反相器，如果数字延时单元的 实现方式是使用或非门实现延时的，则无需使用反相器，为方便理解本实施 例提供的数字延时锁相环，在此结合数字控制延时链401中提及的以与非门 实现延时的数字延时单元为例进行介绍。图4B为本发明实施例四所提供的一 种数字延时单元的实现方式的示意图，参照图4B，CT<0>和CTB<0>是一组 差分信号，它们共同控制着数字延时单元1的打开和关闭，同样CT<1>和 CTB<1>也是一组差分信号，它们共同控制着延时单元2的打开和关闭。例如 在CT<1>为低电平且CTB<1>为高电平的情况下，如果CT<0>为低电平且 CTB<0>为高电平时，数字延时单元1关闭，即不需要增加数字延时单元2的 延时，时钟信号输入后经过A点后到达时钟输出端，而如果CT<0>为高电平 且CTB<0>为低电平时，数字延时单元1打开，时钟信号输入后经过C点、 D点和B点后到达时钟输出端，从而达到数字CT<0>和CTB<0>控制时钟延 时时间的目的，E点由于电路结构特点，可以认为在整个数字控制延时链中 保持高电平。

上述介绍了通过与非门实现数字延时单元的实现方式，下面配合图4B 给出的数字延时单元的实现方式以及图4C示出的波形图介绍现有技术中为 何产生毛刺。图4C为采用现有技术提供的数字延时锁相环时数字延时单元的 时钟输出产生毛刺的波形图，图4D为采用本发明实施例四所提供的数字延 时锁相环时的数字延时单元的时钟输出无毛刺的波形图。如果数字延时单元 的时钟输入波形、一组差分信号CT<0>与CTB<0>的波形如图4C中所示，则 如果采用现有技术提供的数字延时锁相环，结合图4B和图4C，在时钟输入 的第一个时钟周期的正半周期，CT<0>为高电平，此时数字延时单元1处于 打开状态，时钟通路为：时钟输入——>A点——>时钟输出，而当该组差分 信号（数字控制码）发生转换时，也即CT<0>变为高电平，数字延时单元1 处于关闭状态，使延时单元2打开时钟通路会从原来的时钟输入——>A 点——>时钟输出，切换到时钟输入——>C点——>D点——>E点——>时钟 输出。采用现有技术提供的数字延时锁相环时，n级同步器件都是采用参考 时钟信号作为时钟同步输入到时钟同步器件同时同步所有的数字控制码，而 每一个数字延时单元的输入时钟的相位均不相同且不断变化，数字控制码的 切换可以发生在输入时钟的正半周期或负半周期，而如果数字控制码的切换 发生在输入时钟的正半周期，从图4C中可以根据A点和B点的波形得出时 钟输出波形在数字延时单元的时钟输入为正半周期时，数字延时单元的时钟 输出端输出低电平，从而在时钟输出端产生毛刺。

基于上述介绍的在采用基于与非门实现的数字延时单元时，现有技术提 供的数字延时锁相环使得数字控制码的切换发生在输入时钟的高电平的半周 期时，在时钟输出端产生毛刺的分析，在此配合图4B给出的数字延时单元的 实现方式以及图4D示出的波形图介绍本实施例如何能够消除毛刺，本实施 例中由于采用上一级数字延时单元的输出端输出的信号经过反向器反向后来 同步下一级时钟同步器件的数字控制码，也即将上一级数字延时单元的输出 端输出的信号作为下一级时钟同步器件的本地时钟信号，将该下一级时钟同 步器件的本地时钟信号（本地时钟信号为低电平时）经过反相器反向后来同 步该级时钟同步器件的数字控制码，触发数字控制码的切换，保证数字控制 码的切换发生在时钟同步器件的本地时钟信号的负半周期，从而消除了毛刺 产生，而在该下一级时钟同步器件的本地时钟信号为高电平时，经过反向器 反向后变为低电平，在低电平期间保持数字控制码，不进行数字控制码的切 换。

本实施例提供的数字延时锁相环，通过由与非门搭建构成的数字延时单 元，并采用n级数字延时单元中的第k级数字延时单元的输出端通过反相器 与除第1级时钟同步单元之外的n-1级时钟同步器件中的第k+1级时钟同步 器件的第一输入端连接，因此从第k级数字延时单元的输出端输出的延时时 钟信号可以对第k+1级数字延时单元的数字控制码进行采样同步，使得数字 延时锁相环在一次调整锁定的过程中，每次数字控制码的切换能够保持发生 在本地时钟信号的负半周期，使得从数字控制延时链输出的延时时钟信号不 会产生毛刺。

图5为本发明实施例五所提供的数字延时锁相环的结构示意图。本实施 提供的数字延时锁相环与上述实施例四提供的数字延时锁相环的区别在于本 实施例中将n级时钟同步单元进行适当的分组，每组中可以包括多个时钟同 步单元，划分的每组时钟同步单元中包括一个反相器，也即本实施例中的数 字控制延时链的结构与图4中的数字控制延时链的结构不同，本实施例中的 数字控制延时链如图5中示出的501。

为方便图5示出的除第1级时钟同步单元之外的n-1级时钟同步单元由 m组时钟同步单元组成，每组时钟同步单元包括i级时钟同步单元，n级数字 延时单元中的第1+（i×(j-1)）级数字延时单元的输出端通过第j组时钟同步 单元包括的第j+1个反相器与第j组时钟同步单元包括的i级时钟同步器件的 第一输入端连接，m为大于等于1的整数，i为大于等于2的整数，j大于等 于1且小于等于m的整数。本实施例的图5中仅以m等于2且i等于2时给 出数字延时锁相环的电路示意图。需说明的是，图5中以数字延时单元1表 示第1级数字延时单元，数字延时单元2表示第2级数字延时单元，依次类 推，数字延时单元5表示第5级数字延时单元。第1级时钟同步器件为时钟 同步器件1，第1组时钟同步器件中包括的两个时钟同步器件分别为时钟同 步器件2和时钟同步器件3，第2组时钟同步器件中包括的两个时钟同步器 件分别为时钟同步器件4和时钟同步器件5，反相器1表示第1个反相器， 反相器2表示第2个反相器，反相器3表示第3个反相器。

需要说明的是，本实施例中仅以n级数字延时单元中的第1+（i×(j-1)） 级数字延时单元的输出端通过第j组时钟同步单元包括的第j+1个反相器与第 j组时钟同步单元包括的i级时钟同步器件的第一输入端连接介绍数字延时锁 相环，每组包含的时钟同步单元的个数为i，也即每组的时钟同步单元的个数 是相等的，在实际实现中，每组包含的时钟同步单元的个数可以不相等，本 发明对此不进行限制，只要是基于本思想来实现的数字延时锁相环，都应属 于本发明的保护范围。

本实施例提供的数字延时锁相环，通过n级数字延时单元中的第1+（i ×(j-1)）级数字延时单元的输出端通过第j组时钟同步单元包括的第j+1个反 相器与第j组时钟同步单元包括的i级时钟同步器件的第一输入端连接，因此 从一级数字延时单元的输出端输出的延时时钟信号可以对多级数字延时单元 的数字控制码进行采样同步，使得数字延时锁相环在一次调整锁定的过程中， 每次数字控制码的切换能够保持发生在本地时钟信号的负半周期，使得从数 字控制延时链输出的延时时钟信号不会产生毛刺。

图6为本发明实施例六所提供的调节数字延时锁相环的方法的示意图。 数字延时锁相环包括数字控制延时链，数字控制延时链包括第一类数字延时 单元和至少一个第二类数字延时单元，第一类数字延时单元为与数字控制延 时链的输入端连接的数字延时单元，第二类数字延时单元为数字控制延时链 中除第一类数字延时单元以外的数字延时单元，参照图6，本实施例的方法 包括：

S610、根据参考时钟信号与数字控制延时链的输出端输出的时钟信号生 成给数字延时链提供的数字控制码。

S620、采用参考时钟信号对第一类数字延时单元的数字控制码进行采样 同步，采用本地时钟信号对第二类数字延时单元的数字控制码进行采样同步， 本地时钟信号为数字延时单元输出端输出的时钟信号。

S630、根据数字控制码调节对应的数字延时单元的延时时间直到数字延 时锁相环锁定。

本实施例提供的调节数字延时锁相环的方法，通过根据参考时钟信号与 数字控制延时链的输出端输出的时钟信号生成给数字延时链提供的数字控制 码，采用参考时钟信号对第一类数字延时单元的数字控制码进行采样同步， 采用本地时钟信号对第二类数字延时单元的数字控制码进行采样同步，根据 数字控制码调节对应的数字延时单元的延时时间直到数字延时锁相环锁定， 使得数字延时锁相环在一次调整锁定的过程中，每次数字控制码的切换能够 保持发生在本地时钟信号的同一半周期，使得从数字控制延时链输出的延时 时钟信号不会产生毛刺。

进一步的，在上述实施例六的基础上，采用本地时钟信号对第二类数字 延时单元的数字控制码进行采样同步，可以通过如下方式实现：

采用至少一级数字延时单元的输出端输出的时钟信号对除第1级数字延 时单元之外的n-1级数字延时单元中的至少一级数字延时单元的数字控制码 进行采样同步；其中，第1级数字延时单元为第一类数字延时单元，n为大 于等于2的整数。

进一步的，采用至少一级数字延时单元的输出端输出的时钟信号对除第 1级数字延时单元之外的n-1级数字延时单元中的至少一级数字延时单元的 数字控制码进行采样同步可以通过如下两种方式方式：

一种方式为：采用n级数字延时单元中的第k级数字延时单元的输出端 输出的时钟信号对除第1级数字延时单元之外的n-1级数字延时单元中的第 k+1级数字延时单元的数字控制码进行采样同步；其中，k为大于等于1小于 等于n-1的整数。

另一种方式为：将除第1级数字延时单元之外的n-1级数字延时单元划 分为m组数字延时单元，每组数字延时单元包括i级数字延时单元，m为大 于等于1的整数，i为大于等于2的整数；采用n级数字延时单元中的第1+ （i×(j-1)）级数字延时单元的输出端输出的时钟信号对第j组数字延时单元 包括的i级数字延时单元的数字控制码进行采样同步，以保证数字控制码的 切换保持发生在时钟同步器件的本地时钟信号的正半周期，j大于等于1且小 于等于m。

本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步 骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可 读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而 前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码 的介质。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对 其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通 技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改， 或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并 不使相应技术方案的本质脱离本发明各实施例技术方案的范围。