具有高速低BER的ADC的DSP接收器

摘要

本发明涉及具有高速低BER的模数转换器（ADC）的DSP接收器，描述了用于具有在低功率和面积需求的情况下具有高速、低BER的性能的ADC的DSP的方法和设备。通过解决传统的瓶颈增加了多路径ADC配置的速度。通过整合校准与错误检测和校正，诸如分布的偏移校准器和冗余的比较器，改善了ADC的性能。通过使用低BER整流来将传统的高速低BER闪速ADC中的比较器数量近乎减半，功率和面积需求显著减少。

说明书

相关申请的交叉引用

本申请要求于2012年10月16日提交的美国临时申请第61/714,681 号和于2012年12月26日提交的美国临时申请第61/746,018号的优先权， 将其全部内容通过引用结合于本文中。

背景技术

本文中描述的主题涉及基于数字信号处理器（DSP）的串行接收器。 特别地，本文中描述的主题涉及实现相对低的误码率所需要的基于DSP 的串行接收器。

技术领域

基于DSP的串行接收器通常具有传统的闪速（flash）模数转换器 （ADC）。虽然传统的闪速ADC能在给定足够的面积和功率的情况下实现 低BER需求（例如10^-15），但是在ADC分辨率上存在实际的局限。因为 传统的N位闪速ADC需要2^N-1个比较器，所以功率和面积随着ADC分 辨率指数性地增加。

虽然诸如流水线和逐次逼近寄存器（SAR）的轮流型的传统的ADC 可以显著减少比较器的数量（以及因此的功率和面积），但是它们不能在 高速下实现低的BER。因为较低的时钟速率，所以需要增加交错轮流ADC 的数量（以及因此增加功率和面积）以实现高速下的低BER，例如，多个 GHz（多个千兆赫兹）的速率。

发明内容

描述了用于带有具有高速、低BER性能以及低功率和面积要求的模 数转换器（ADC）的DSP接收器的方法和设备。通过解决传统的瓶颈增 加多路径ADC配置的速率。通过整合校准和错误检测和改正来改善ADC 性能，诸如分布式偏移校准器和冗余的比较器。通过使用低BER校正将 传统的高速、低BER闪速ADC中的比较器的数量近乎减半，显著地减少 了功率和面积的需求。

本发明提供了一种装置，包括：将模拟信号转换成多个位的多路径整 流模数转换器（ADC），所述ADC包括：确定多个位中的第一位的第一路 径以及确定所述多个位中的第二位的第二路径，所述第一路径包括生成所 述第一位的第一比较器，其中，所述第一比较器被配置为在第一时间接收 模拟信号；所述第二路径包括整流器以及多个比较器，其中，所述整流器 被配置为在所述第一时间之后的第二时间接收所述模拟信号；所述多个比 较器耦接到所述整流器的输出（output，输出端），所述多个比较器生成所 述第二位。

优选地，所述第二路径进一步包括：与所述第一路径中的所述第一比 较器并行操作的信号保持电路，其中，所述整流器耦接到所述信号保持电 路的输出。

优选地，所述保持电路包括延迟电路，采样和保持（SH）电路以及 追踪和保持（TH）电路中的一个。

优选地，所述SH电路包括多级SH电路并且所述TH电路包括多级 TH电路，并且其中，到所述第二路径的输入（input，输入端）耦接在所 述多级SH电路或所述多级TH电路中的级之间。

优选地，所述整流器由所述第一位控制。

优选地，所述第一位包括较高位（more significant bit）而所述第二位 包括较低位（less significant bit）。

优选地，所述第二路径中的所述多个比较器包括：被配置为检测整流 错误的至少一个额外的比较器。

优选地，所述至少一个额外的比较器配置有负阈值。

优选地，所述第二路径进一步包括：被配置为将所述至少一个额外的 比较器的输出映射到包括正阈值的所述多个比较器中的比较器的输出的 解码器。

优选地，所述第一比较器包括第一偏移校准器而所述多个比较器包括 第二偏移校准器，并且其中，所述第一偏移校准器和所述第二偏移校准器 被配置为分开地校准第一比较器的第一偏移和所述多个比较器中的每个 比较器的第二偏移。

优选地，所述第二路径进一步包括：放大器，其中，所述整流器耦接 到所述放大器的输出，并且其中，所述放大器包括被配置为分开地校准所 述放大器的偏移的第三偏移校准器。

优选地，所述第三偏移校准器包括：具有耦接到所述放大器的输出的 输入的斩波开关；耦接到所述斩波开关的输出的比较器；以及耦接到所述 比较器的输出并且具有耦接到所述放大器的输出的校准数模转换器 （DAC）。

本发明还提供了一种将模拟信号转换成数字信号的方法，包括：在第 一时间，对第一比较器提供保持模拟信号；在所述第一比较器中，将所述 保持模拟信号与第一阈值比较以确定较高位；在所述第一时间随后的第二 时间，对整流器提供所述保持模拟信号；从所述较高位确定整流器控制信 号；根据所述整流器控制信号将所述保持模拟信号整流成整流后信号；以 及在多个第二比较器中，将所述整流后信号与多个阈值比较以确定较低 位。

优选地，所述方法进一步包括：在所述多个第二比较器中，将所述整 流后信号与多个负阈值比较以确定是否存在整流错误；以及如果由具有负 阈值的多个比较器中的任何一个检测到错误，那么校正所述较高位和所述 较低位中的至少一个中的错误。

优选地，所述第一比较器在第一路径中而所述整流器在第二路径中， 所述方法进一步包括：独立于校准所述第二路径地校准所述第一路径。

优选地，所述方法进一步包括：利用增强的二进制搜索来独立于校准 所述多个第二比较器的偏移地校准所述第一比较器的偏移，所述增强的二 进制搜索包括：在对于相应的比较器的所述增强的二进制搜索的多个步骤 中的每个步骤中，对于所述相应的比较器，确定到阈值的距离；以及选择 所计算的距离中的最短的距离以校准所述相应的比较器的偏移。

优选地，所述第二路径包括放大所述保持信号的放大器，其中，校准 所述第二路径包括校准所述放大器的偏移。

优选地，所述方法进一步包括：从所述较高位和所述较低位恢复数据； 以及将恢复的数据与从对于所述模拟信号的所述方法的至少一个其他通 道操作恢复的数据合并。

优选地，所述方法进一步包括：进行连续的后台校准，所述连续的后 台校准包括：在激活之前校准多个模数转换器（ADC）中的每一个从而在 多个通道之一中进行所述方法；以及在激活和非激活状态之间轮换所述多 个ADC中的每一个同时在多个通道中保持所述方法的连续操作。

本发明还提供了一种装置，包括：多级采样和保持（SH）电路或追 踪和保持（TH）电路；与所述多级SH或TH电路并联的粗比较器；与所 述多级SH或TH电路串联并且由所述粗比较器的输出控制的整流器；具 有额外的比较器以检测整流器错误的精模数转换器（ADC）；粗比较器偏 移校准器；以及独立于所述粗比较器偏移校准器的精ADC偏移校准器。

附图说明

当结合附图进行阅读时，能更好地理解前述的发明内容，以及下面的 具体实施方式。并入本文并形成说明书的一部分的附图说明多个实施方 式，并且结合描述进一步用于解释所涉及的原理并且从而使得相关技术领 域的技术人员能够制造和使用所公开的技术。然而，实施方式并不限于本 文中公开的具体实施例。除非由共同的标号明确表示，否则每幅图表示不 同的实施方式，其中每个实施方式中的组件和步骤相比于其他实施方式中 潜在的相似的组件有意地用不同的标记表示。

图1示出了时间交错四通道ADC的示例性实施方式的简化的框图和 相关联的时序图。

图2示出了两级流水线ADC配置的示例性实施方式的简化的框图。

图3示出了对ADC上的输入信号进行整流的效果。

图4示出了6位两级折叠ADC的示例性实施方式的框图；

图5示出了根据实施方式的6位折叠ADC的示例性实施方式的更详 细的框图。

图6示出了具有与SHA级并联的MSB比较器的6位折叠ADC的示 例性实施方式的更详细的框图。

图7示出了根据图6中的实施方式的折叠ADC的示例性时序图。

图8示出了可能导致在整流ADC中的传输函数错误的示例性的“死 区”错误。

图9示出了根据实施方式的可以在ADC中实现的“死区”错误检测和 校正逻辑的示例性实施方式的框图。

图10示出了具有通过分布的偏移校准进行的错误检测和校正的多阶 折叠ADC的示例性实施方式的简化的框图。

图11示出了将模拟信号转换成数字信号的示例性实施方式的方法。

下面将会参考附图对示例性实施方式进行描述。

具体实施方式

Ⅰ.序言

现在对结合了所描述和要求保护的主题的特征的实施方式进行参考， 附图中示出了这些实施方式的示例。虽然将结合各种实施方式对本技术进 行描述，但是应当理解的是，实施方式并不意于限制本技术。主题的范围 并不限于所公开的实施方式。相反地，本技术意于覆盖可能包括在由所附 权利要求所包括的在本文中所定义的各种实施方式的实质和范围之内的 替代，修改，和等同物。此外，在下面具体实施方式中，提出多个具体的 细节是为了完全理解本技术。然而，本技术可以在没有这些具体的细节的 情况下实施。在其他情况下，并没有对公知的方法，程序，组件和电路进 行详细描述，从而不会不必要地模糊提出的实施方式的各方面。

说明书中的对“实施方式”，“示例”等的引用表示所描述的主题可包括 特定的特征，配置，特性或步骤。但是，其他实施方式不必须包括特定的 特征，配置，特性或步骤。而且，“实施方式”，“示例”或等不必须指代相 同的实施方式。进一步地，当联系实施方式描述特定的特征，配置，特性 或步骤时，认为联系其他实施方式（不管是否明确描述了这些其他实施方 式）来影响这样的特征、配置或者特性是在是在本领域的技术人员的知识 范围内的。

遍及以下描述和权利要求中使用的某些术语指代特定的系统组件和 配置。本领域的技术人员应当理解的是，各种技术人员和公司可将组件称 为不同的名字。对实施方式的讨论不意于区分名字不同但功能相同的组 件。在下面的讨论中，以及在权利要求中，术语“包括”和“包含”以开放式 使用，因而应当解释为“包括，但不限制于…”的意思。而且，术语“耦接” 旨在表示间接或直接电连接的意思。因此，如果第一设备耦接到第二设备， 则该连接可能通过直接的电连接或者通过经由其他设备和连接的间接电 连接。

Ⅱ.具有高速低BER的ADC的DSP接收器的示例

下面将描述具有在低功率和面积的需求的情况下具有高速、低BER 的性能的ADC的DSP接收器的方法、系统和设备。对于多路径ADC配 置而言，通过解决传统的瓶颈，增加了速度。通过整合校准和错误检测和 改正（诸如分布式偏移校准器和冗余的比较器）来改善ADC性能。通过 使用低BER整流来将传统的高速低BER闪速ADC中的比较器数量近乎 减半，功率和面积需求显著减少。

在一个实施方式中，设备（诸如，但不限于ADC，接收器或者传送 器）包括多路径ADC，该多路径ADC具有在第一路径中的粗比较器，该 粗比较器与在第二路径中的延迟电路、采样和保持（SH）电路或者跟踪和 保持（TH）电路并行操作。延迟电路、SH电路和TH电路可具有多个级， 其中一个或多个级与粗比较器或者较高位比较器并联。与延迟电路、SH 电路和TH电路串联的整流器由粗比较器的输出控制。细或子ADC从整 流后信号确定较低位。该子ADC可包括错误检测（诸如额外的或冗余的 比较器）以检测整流器错误。该多路径ADC可进一步包括错误避免特征。 例如，该多路径ADC可包括分布式或多点偏移校准器。对于粗比较器可 以有粗比较器偏移校准器而对于子ADC可以有子ADC偏移校准器。子 ADC中的每个比较器可包括偏移校准器。在具有放大器（例如，第二路 径中的可编程增益放大器）的实施方式中，可以有该放大器的偏移校准器。 每个校准器可独立于其他校准器地操作。

在另一个实施方式中，设备包括将模拟信号转换成多个位的多路径整 流ADC。该ADC的第一路径确定多个位中的第一位，其中该第一位可以 是较高位或多位。在第一路径中，一个或多个比较器生成第一位。第一比 较器被配置为在第一时间接收模拟信号。该ADC的第二路径确定多个位 中的第二位或多位，其中，第二位或多位可以是较低位。第二路径包括整 流模拟信号的整流器。该整流器被配置为在第一时间之后的第二时间接收 模拟信号。第一和第二时间之间的时间偏差为第一比较器提供足够的采样 和再生时间，所以该ADC能够在更高的时钟频率下操作。耦接到整流器 的输出的多个比较器从整流后信号生成第二位或多位。

在一些实施方式中，ADC（例如，第二路径）可包括与第一路径中 的第一比较器并联操作的信号保持电路。整流器可耦接到该信号保持电路 的输出。该保持电路可包括延迟电路、采样和保持（SH）电路或者跟踪和 保持（TH）电路。该延迟电路、SH电路或者TH电路可包括多级。第一 比较器可与一个或多个级并联耦接，并可从一个级接收模拟信号。整流器 可由第一比较器（例如，第一位）的输出控制。

在一些实施方式中，第二路径中的多个比较器可具有错误检测特征， 诸如至少一个附加的比较器被配置为检测整流错误。该附加的比较器可被 配置有负阈值以检测全波整流（其中所有采样应当具有相同的极性）之后 的负极性采样错误。第二路径中的解码器可通过将附加的比较器的输出映 射到具有正阈值的多个比较器中的比较器的输出来提供错误校正。

在一些实施方式中，ADC可配置具有错误避免特征。这些错误避免 特征可独立于另一个ADC分布和操作。第一偏移校准器可校准第一比较 器。具有多个校准器的第二偏移校准器可校准多个比较器中的每一个。第 一和第二偏移校准器可被配置为分开地校准比较器。在具有放大器（例如 在第二路径中的可编程的增益放大器）的实施方式中，可以有第三偏移校 准器校准该放大器。第三偏移校准器可包括耦接到放大器的输出的斩波开 关。比较器可耦接到斩波开关。一个校准数模转换器（DAC）可耦接到比 较器。DAC校准放大器。

在另一个实施方式中，将模拟信号转换成数字信号的方法包括，在第 一时间，向第一比较器提供保持（held）模拟信号。在第一比较器中，该 保持模拟信号与第一阈值比较以确定较高位。在第一时间之后的第二时 间，将保持模拟信号提供至整流器。从较高位确定整理器控制信号。根据 整流器控制信号，该保持模拟信号被整流成整流后信号。在多个第二整流 器中，整流后信号与多个阈值比较以确定较低位。

该方法可进一步包括，在多个第二比较器中，将该整流后信号与多个 负阈值比较以确定是否存在整流错误。如果由具有负阈值的多个比较器中 的任意一个检测到错误，那么纠正较高位和较低位中的至少一个中的错 误。

鉴于第一比较器在第一路径中而整流器在第二路径中，该方法可进一 步包括独立于校准第二路径地校准第一路径。例如，这可包括独立于校准 多个第二比较器的偏移地校准第一比较器的偏移。比较器校准可利用增强 的二进制搜索，其包括在对于每个比较器的增强的二进制搜索的多个步骤 的每一步骤中，对于相应比较器，确定到阈值的距离；并选择所计算的距 离中的最短的距离以校准相应比较器的偏移。

在第二路径包括放大保持信号的放大器的实施方式中，校准该第二路 径可进一步包括校准该放大器的偏移。在一个实施方式中，校准可包括使 放大器的输入短路，关闭耦接到放大器输出的第一组斩波开关并确定第一 偏移值，关闭第二组斩波开关并确定第二偏移值，以及根据第一和第二偏 移值确定放大器的DAC校准码。

在多个ADC作为多个通道操作该方法的实施方式中，该方法可进一 步包括从较高位和较低位恢复数据，将所恢复的数据与在模拟信号上从该 方法的至少一个其他通道操作恢复的数据合并。在一些实施方式中，可通 过在激活之前校准多个模拟转换器（ADC）的每一个以在多个通道之一中 实施该方法来实施连续背景校准。多个ADC的每一个在激活和非激活状 态之间轮换同时保持该方法可在多个通道中进行连续操作。

实施方式的优势包括在低功率和面积需求的情况下的高速、低BER 性能。通过解决传统的瓶颈提高了多路径ADC配置的速度。通过操作与 保持级并联的粗比较器以允许该比较器在整流之前开始一个转换周期，消 除了比较器再生时间的瓶颈，且ADC能够在较高的时钟频率下操作。通 过将校准与错误检测和校正整合到ADC中（诸如分布或多点偏移校准器 和冗余的比较器）来改善ADC的性能。通过使用低BER校正将传统的高 速、低BER闪速ADC中的比较器的数量基本减半，显著地减少了功率和 面积的需求。

系统、设备和方法的实施方式可以以各自具有不同的构造的各种结构 实施。下面对几个详细的特征和实施方式进行讨论。

在第Ⅲ部分中，描述高速、低BER的ADC配置，其能够在实现高 速、低BER性能的同时将传统的闪速ADC中的比较器的数量几乎减少一 半。通过延迟整流，错误避免校准、错误检测和错误校正特征，可以部分 实现10^-15的低BER。

在第Ⅳ部分中，描述了错误检测和校正特征。该特征可称作“死区” 错误检测和校正。死区错误检测和校正可通过在解码器中增加冗余的比较 器和数字校正来实施。

在第Ⅴ部分中，描述了错误避免特征。该特征可包括可由所描述的 ADC实施的分布或者多点数字偏移校正方案。如将在该部分中解释的， 多点数字偏移校正方案利用增强的二进制搜索算法。

在第Ⅵ部分中，描述了以传统的闪速ADC中几乎一半数量的比较器 实现高速、低BER性能的ADC方法实施方式。

Ⅲ.高速低BER的ADC配置

A.序言

闪速ADC是用于高速低/中分辨率应用的常用拓扑。通常，闪速拓扑 包括在大功率/面积与更高的速度和低BER（即，小于10^-15的BER）之间 的折衷。相应地，闪速ADC广泛用于高速数据通信应用。由于处理速度 的限制，例如10Gs/s的超高速ADC一般由多通道ADC实现。多通道ADC 也可以称作时间交错ADC。

作为实现实施方式的ADC拓扑的多个示例中的一个，图1示出了时 间交错四通道ADC的示例性实施方式的简化的框图和相关联的时序图。 图1示出了具有高速、低BER、时间交错多通道ADC100的诸如高速串 行数据通信接收器的设备的实施方式的特定的示例。在该实施方式中， ADC100包括6位每秒10千兆采样（GS/s）的ADC。这通过时间交错四 个6位2.5GS/s的ADC1、2、3、4来实现。ADC1至4中的每一个提供 四通道ADC100中的一个通道。简化的ADC1至4中的每个包括采样和 保持放大器SHA105、可编程增益放大器PGA110、闪速ADC115和相位 内插器120。

相位内插器120接收作为输入的由锁相环路PLL（未示出）提供的 2.5GHz时钟121和时间恢复信号122。在ADC1中，相位内插器120根 据这些输入生成采样时钟CLK1123，其提供至SHA105和闪速ADC115。

SHA105可包括两级放大器以提供较宽的跟踪带宽。SHA105接收作 为输入的采样时钟CLK1123和输入信号106，在这种情况下，输入信号 106是每秒10千兆位的输入信号。SHA105对输入信号106的采样进行采 样和保持。SHA开关107例示SHA105的采样方面，电容器108例示保 持方面。SHA105生成保持采样109。

PGA110调整每个ADC的增益以补偿通道增益失配。PGA110接收 作为输入的保持采样109和增益控制111。PGA110生成放大的采样112。

闪速ADC115接收作为输入的放大的采样112和采样时钟123。闪速 ADC115将放大的采样112转换成数字形式。闪速ADC115生成输出 OUT1116，该输出OUT1116是2.5GSps的输出数据流。

时序图125示出了四个ADC1至4中的每一个如何基于采样时钟 CLK1至4来处理输入信号106的不同部分以生成输出信号OUT1至4116 的不同部分。当合并或者交错时，四个2.5GSps输出信号OUT1至4116 恢复10GSps数字形式的10GSps输入信号106。

B.流水线ADC拓扑

多级ADC被设计为利用多极转换减少ADC的复杂性、功率和面积 需求。流水线拓扑内在地是多级ADC。流水线拓扑ADC是执行顺序或者 级联转换的多级ADC。通常，N位流水线ADC在N-1位精转换前执行1 位粗转换。

图2示出了两级流水线ADC结构并且特别是6位流水线ADC的示 例性实施方式的简化的框图。流水线ADC200包括采样和保持（SH）205， 粗ADC210、DAC215、减法框220、精ADC225和错误校正逻辑230。 因为粗ADC210确定较（例如最）高位并提供错误校正，所以将粗ADC210 设计为1.5位ADC。DAC215将较高位转换成模拟信号以便减法框220 能够将它从由SH205采样的信号中减去。通过这样做，精ADC225仅对 采样信号的余数进行操作以确定五个较低位。将转换的数据提供至错误校 正逻辑230以检测和校正在该转换中出现的任何错误。

当流水线拓扑提供高分辨率和吞吐量时，它通常权衡延迟和速度，需 要在数字到模拟（DAC）和减法操作中的高精确度，并且仅提供半个时钟 周期的采样时钟以执行粗ADC转换、DAC转换、减法以及精或子ADC 转换。相对于闪速ADC，这些问题需要较低频率的时钟。鉴于粗ADC的 有限的再生时间，除非解决了该有限的再生和其他问题，否则高速流水线 拓扑将导致高功率消耗和高BER。

C.闪速折叠ADC拓扑

相对于其他ADC拓扑，闪速ADC是较快的转换器。然而，传统的 闪速ADC需要2^N-1个比较器来完成n位转换。这种对于分辨率的每一位 的比较器的指数增加导致功率和面积消耗的指数增加。

折叠拓扑是通过使具有较宽范围的输入值中的特定参考值的比较器 在能够重复使用来减少ADC中比较器的数量的技术。折叠拓扑重新设置 （例如，划分）信号电压范围并且同时或顺序地处理该重新设置的信号。 一种信号重新设置或折叠是信号整流。特别地，全波整流用于保存整个信 号。

一个折叠ADC拓扑是两倍（2x）折叠N位ADC。2x折叠ADC可 以是具有1位粗ADC或MSB比较器以及N-1位精或子ADC的两级ADC。 该1位粗ADC可用于确定输入信号与参考的中点（零阈值）相比的符号 或极性。如果符号是正（即，如果该信号在零阈值之上），则该1位粗ADC 将不会使整流器对该输入信号进行整流。如果符号是负，则该1位粗ADC 将使得整流器对该输入信号的极性进行反转或整流。通过对输入信号进行 整流，精ADC的功率和面积需求减小，这是因为相比于整个正的和负的 范围，精ADC的操作范围已经减少了一半。该精ADC将不需要那么多的 比较器和参考，这会消除功率和面积。整流可以在任意的方向（正或负） 上发生从而实现精ADC所需的面积和功率的相同的减少。

图3示出了对ADC上的输入信号进行整流的效果。图300在x轴上 示出整流器输入信号IN305并且在y轴上示出整流器输出信号OUT310。 几个比较器的几个ADC阈值315示出为水平线。未整流的信号输入范围 320示出为对角线、零阈值以上的实线和零阈值以下的虚线。整流的信号 范围325表示负信号输入范围320在零阈值之上反转。随着整流，不再需 要具有负阈值315的ADC比较器。

图4示出了6位两级折叠ADC的示例性实施方式的框图。折叠ADC 400包括采样和保持SH405、粗比较器410、整流器415、精或子ADC420 以及逻辑425。折叠ADC400例如可以是ADC100中的多个放大器中的 一个。粗比较器410可认为在第一路径中，而整流器415和精ADC420 可认为在第二路径中。这些路径可包括其他组件。例如，第一路径可包括 PGA（未示出）。

SH405对输入信号406的采样进行采样和保持。将保持的采样407 提供至粗比较器410和整流器415。

粗比较器410可包括一个或多个比较器。粗比较器410将保持的采样 407与一个或多个参考（未示出）比较。基于该比较，粗比较器410生成 较高位411（例如，最重要的位MSB），其可表示保持的采样407的极性。 较高位411提供至整流器415和逻辑425。

整流器415基于由较高位411提供的控制对保持的采样407进行整 流。整流器可以基于较高位411传递或整流保持采样。例如，如之前所指 出的，如果较高位411表明保持采样417具有正极性，那么，整流器415 可忽略保持采样417。相反，如果较高位411表明保持采样417具有负极 性，那么，整流器可对保持的采样407进行整流。整流器生成整流的信号 416，这不需要对特定的采样进行整流。

精ADC420包括多个比较器（未示出）。精比较器420中的每个比较 器将整流的信号416与参考比较。基于该比较，精ADC420生成较低位 421。虽然在该示例中精ADC420是五位的ADC，但是精比较器420生成 31位以用于进一步处理。

逻辑425接收较高位411和较低位421。逻辑425可恢复从较高位411 和较低位421传输的数据。逻辑425也可将错误检测和校正逻辑应用到较 高位411和较低位421。逻辑425通过错误校正和解码将来自较低位421 和较高位411的32位分解成6位。在多个可能的实施方式中，可提供比6 位多或少的分辨率。

由粗比较器410进行的粗转换、由整流器415进行的整流和由精420 进行的转换必须在采样时钟（未示出）的半个周期内完成。当在高速频率 下对采样时钟进行操作时，粗比较器410的亚稳态变成抬高BER的潜在 的问题。限制时钟频率以维持低的BER。该问题类似于流水线拓扑中的问 题。偏移是限制时钟频率以维持低的BER的另一个潜在的问题。必须对 折叠ADC400的通常的设计进行一些调整以获得高速、低BER性能。

图5示出根据实施方式的6位折叠ADC的示例性实施方式的更详细 的框图。高速、低BER ADC500包括SHA505、采样开关510、粗比较器 515、整流器控制逻辑520、整流器525、精ADC530、逻辑540、粗校准 器545和精校准器550。高速、低BER ADC500的其他实施方式可包括更 多或更少的组件。其他实施方式可应用该实施方式中的高速、低BER的 特征和/或其他配置中（例如流水线拓扑中）的附加的高速低BER特征。

粗比较器510可被认为在第一路径中，而整流器525和精ADC530 可被认为在第二路径中。这些路径可包括其他组件。高速低BER ADC500 的第一级可认为包括SHA505和粗比较器515，而第二级可认为包括整流 器525和精ADC530。在一些实施方式中，第一级可在采样时钟的半个周 期内完成，而第二级可在采样时钟的另半个周期内完成。

SHA505采样和保持输入信号501。在这个特定的实施方式中，SHA 505包括多级SHA。特别地，SHA505包括第一级506和第二级507。第 一级506包括由第一时钟Ф1操作的TH，第二级507包括由第二时钟Ф2 操作的TH。SHA的第一级506追踪和保持输入信号501并生成第一保持 采样508。SHA的第二级507追踪和保持采样508并生成第二保持采样 509。多级有效地延迟或延长由第一时钟Ф1和第二时钟Ф2之间，或者可 选择地，第一和第二相位之间或者同一时钟的上升沿或下降沿之间的时间 差异保持的采样。该差异例如可以是半个时钟周期，即，半周期。因此， 在其他实施方式中，时钟或相位或其他延迟之间的时间差异可以多于或少 于半个时钟周期，第二保持采样509提供至整流器525。

采样开关510和粗比较器515与SHA505并联操作。与SHA的第一 级506类似，采样开关由第一时钟Ф1操作。因此，在相同的时间，SHA 的第一级506和粗比较器515采样输入信号501。粗比较器基于粗比较时 钟Ф1b将所采样的输入信号501与参考比较，粗比较时钟Ф1b可以是第 一时钟Ф1反转的和延迟的版本。第一和第二时钟Ф1b，Ф2之间的时间 差异允许粗比较器在例如整流器525接收第二保持采样509之前（例如， 半个周期之前）将输入信号501的较高位进行转换，从而执行信号的折叠 操作。这允许在高速下显著减小BER。在一些实施方式中，由粗比较器 515进行的转换发生在追踪周期结束时和保持周期开始时。粗比较器515 生成较高位516，该较高位提供至整流器控制逻辑520和逻辑540。

在该实施方式中，整流器控制逻辑520是一个与非门。但是，该控制 逻辑在各个实施方式中可有所不同。整流器控制逻辑520接收较高位516 和整流器控制时钟Ф2b。整流器控制逻辑520生成整流器控制信号521。 基于由整流器控制时钟Ф2b所提供的时间，如由最高位516所指示的，如 果整流器控制信号521具有正极性，则整流器控制信号521控制整流器525 中的开关以通过第二保持采样509，如果整流器控制信号521具有负极性， 则整流器控制信号521控制整流器525中的开关以对第二保持采样509进 行整流。

整流器525包括能通过第二保持采样509或反转第二保持采样509 的极性（即，整流）的斩波开关。整流器接收第二保持信号509和整流器 控制信号521。尽管取决于第二保持采样509的极性，第二保持采样509 的极性可以不反转，但是整流器生成整流的信号526。整流将输入信号501 视为被折叠以具有共同极性（全都是正或全都是负）的整体，以减小参考 的范围和减少精ADC530中所必需的比较器的数量。在其他实施方式中， 可发生额外的折叠以进一步减小和减少精ADC530中的参考和比较器的 数量。整流器525可包括PGA（未示出）以增加或减少第二保持采样509 的幅度。PGA的增益可由增益调节527进行调节。

精ADC530接收整流的信号526并生成精细或较低位531。精ADC 530包括多个比较器（未示出）。精ADC530中的每个比较器将整流的信 号526与参考比较。基于该比较，精ADC530生成较低位531。虽然在该 示例中，精ADC530是5位的ADC，但精ADC530生成31位以用于进 一步的处理。

精ADC530可包括一个或多个错误检测和校正特征。这就是精ADC 530是5.1位的ADC而不是5位的ADC的原因。当它用31个比较器以生 成31位时，精ADC可包括具有与整流器525将输入信号501整流为的极 性相反的极性的参考的冗余或者额外的比较器。例如，精ADC530可一 共包括34个比较器。该额外的比较器可检测折叠错误。折叠错误检测和 校正可用于处理第一和第二路径之间的失配。为MSB比较器和整流器级 添加额外的偏移校正DAC。

逻辑540接收较高位516和较低位531。逻辑540可输出6位（例如 6位的2.5GS/s的流）以用于例如在DSP中进一步处理。逻辑540可包括 泡沫检测器逻辑（bubble detector logic）、错误校正逻辑、解码逻辑、去复 用器逻辑和/或其他逻辑。逻辑540可从较高位516和较低位531恢复传输 的数据。逻辑540也可将错误检测和校正逻辑应用到较高位516和较低位 531。逻辑540可通过错误校正和解码将来自较高位516和较低位531的 31位转化成6位。在许多可能的实施方式中可提供比6位更多或更少的分 辨率。

诸如偏移DAC的粗校准器545向粗比较器515提供错误避免校准。 诸如偏移DAC的精校准器550向精ADC530提供错误避免校准，诸如偏 移DAC的整流器校准器555向粗比较器提供错误避免校准。在一些实施 方式中，粗校准器545、精校准器550和整流器校准器555可彼此独立地 进行操作。校准可先于高速低BER的ADC500的操作进行或者例如在高 速低BER的ADC500的操作期间周期地进行。在一些实施方式中，高速 低BER的ADC500的连续的背景校准可通过在激活之前校准ADC100中 的多个高速低BER的ADC500的每一个实施。多个高速低BER的ADC 500中的每一个可在激活和不激活的状态之间轮换，同时维持每个激活的 高速低BER的ADC500的连续的操作。轮换到不激活的状态的高速低 BER的ADC500可以在再激活之前进行校准或再校准。

图6示出了具有与SHA级并行的MSB比较器的6位折叠ADC的示 例性实施方式的更详细的框图。将参考图5中的标号并结合图7中的时序 对图6进行讨论。图7示出根据图6中的实施方式的折叠ADC的示例性 时序图。

图6示出图5中的一些元件的更详细的实施方式。更详细地示出的元 件是SHA505、粗比较器515、整流器控制逻辑520和整流器525。高速 低BER的ADC500的其他实施方式可包括更多或更少的元件，这些元件 可以不同的方式实施。下面参考图7中所示出的时序图对元件的这些实施 方式进行讨论。

在该实施方式中，SHA505实现为两级源极跟随器。该第一级源极跟 随器包括NMOS晶体管606，其栅极节点耦接到输入信号501，其漏极节 点耦接到电源607，其源极节点耦接到第一电流源608。第一SHA开关609 与NMOS晶体管606的源极节点耦接。TH506实现为NMOS晶体管606 和第一SHA开关609。采样开关510是第一SHA开关609的复制。采样 开关510还耦接到NMOS晶体管606的源极节点。采样开关510和第一 SHA开关609由第一时钟Ф1操作。

第二级源极跟随器包括PMOS晶体管610，其栅极节点与第一SHA 开关609耦接，其漏极节点与地611耦接，并且其源极节点与第二电流源 612耦接。第二SHA开关613耦接到PMOS晶体管610的源极节点。TH 507实现为PMOS晶体管610和第二SHA开关613。第二SHA开关613 由第二时钟Ф2b操作。在这个示例中，开关613是低开开关（low-on  switch）。

粗比较器515由互补输出516a、516b实现。相似地，整流器控制逻 辑520由分别接收互补输出516a、516b的互补逻辑520a、520b实现。通 过开关控制516a使得整流器525通过第二保持信号509。整流开关控制 516b使得整流器525切换第二保持信号509的极性。结果，整流器基于由 整流器控制时钟Ф2b_early提供的时间控制逻辑520生成互补整流器控制 521a、521b，整流器控制时钟Ф2b_early在第二时钟Ф2b向整流器525提 供第二保持采样509之前转变。基于由整流器控制时钟Ф2b_early提供的 时间，如由互补输出516a、516b所指示的，如果整流器控制信号521具 有正极性，则整流器控制信号521控制整流器525中的开关通过第二保持 采样509，如果整流器控制信号521具有负极性，则整流器控制信号521 控制整流器525中的开关对第二保持采样509进行整流。

整流器525包括PGA、通过开关621a、整流开关621b和重置开关 627。在这个示例中，开关621a、621b、627是低开开关。PGA626根据 增益调节527向第二保持采样509提供可变的增益。PGA626的偏移可由 整流器校准器555校准。PGA626向通过开关621a和整流开关621b提供 不同的输出。通过开关621a由通过开关控制516a控制。整流开关621b 由整流开关控制516b控制。通过开关控制516a使得整流器525通过第二 保持信号509。整流开关控制516b使得整流器525切换第二保持信号509 的极性。重置开关627由重置控制Ф2b_d控制。重置控制Ф2b_d在第二 保持信号609通过或整流后关闭重置开关627，从而为接下来的第二控制 信号509重置整流器525。

再次说明，在闪速ADC中，比较器的数量趋于随着位数指数性增加 （2^N），这导致功率消耗和面积的大幅增加。希望实现低于0.5pJ/转换步 骤的品质因数。为了实现该品质因数，必须减少比较器的数量。两步折叠 ADC拓扑通过首先检测MSB，折叠输入信号并且允许精或子ADC分解 整个尺寸或输入信号的范围的一半来将比较器的数量减少大约50%。通过 在MSB转换之后折叠数据，减少了亚稳定事件的概率，从而降低了BER。

整流器开关确保输入到精或子ADC的数据总是在相同的半平面中。 因此，MSB比较器中的亚稳态事件概率最大的“跨零”总是位于子ADC 的输出的相同的“区域”。亚稳态事件更像是噪音并不是大的“故障”。额 外的T/H级的使用可增加MSB比较器的有效再生时间以及允许ADC在 较高的时钟频率下操作。这减少了MSB比较器的亚稳态事件的概率，从 而改善了BER。

在实施方式的应用上并不存在限制。相对于其他应用，该ADC拓扑 提供高速低BER应用。例如但不限于，实施方式可用于现在和将来的 10Gb/s，25Gb/s和40Gb/s多模光纤、备用机、芯片至芯片以及无线收发 器。DSP收发器可用于例如光盘和硬盘驱动应用。实施方式可用于现在和 将来的企业网络接收机方案，该方案通常在低功耗和面积需求的情况下需 要非常高的速度、低BER性能。假设减少了面积和功率，那么在几乎相 同的面积和功耗下，分辨率可从传统的6位分辨率增加到7位分辨率。

Ⅳ.错误检测和校正

可进行错误检测和校正以减少BER。在检测到较高位之后折叠输入 信号的潜在的问题是，粗ADC路径（即，第一路径）中处理的输入信号 和精ADC路径（即，第二路径）中处理的输入信号之间的失配将导致ADC 的传输函数中的“死区”。这能够导致限制ADC的有效位数（ENOB）。 死区对ADC的ENOB的影响可通过对ADC增加错误检测和校正来减少 或消除。

图8示出可以导致整流ADC中的传输函数错误的示例性的“死区” 错误。如前面关于图3所讨论的以及在图8中再次示出的，将输入信号整 流至一个极性产生另一个极性的禁区。如果输入信号的采样在禁区810内 并且检测不到，那么它就不会在数字输出中反应出来，有效地在ADC的 传输函数中产生间隙815。整流错误能够导致死区错误。此外，偏移820 或粗ADC路径（即，第一路径）中处理的输入信号和精ADC路径（即， 第二路径）中处理的输入信号之间的失配能够导致持久的或周期性的死区 错误和图8中所示的ADC传输函数中的作为结果的间隙815。

在一个实施方式中，为了检测“死区”错误，可以将额外的或冗余的 比较器添加到具有参考的精或子ADC，该参考具有与整流器将输入信号 整流成的极性相反的极性。图9示出根据实施方式的可在ADC中实施的 “死区”错误检测和校正逻辑的示例性实施方式的框图。图9示出部分精 ADC530和逻辑540中的部分错误校正逻辑。

在图9所示的实施方式中，示出精ADC530中的部分比较器C28至 C34，包括三个冗余的比较器C32至C34。冗余的比较器C32至C34与子 ADC530中的其他31个比较器相同。在这个示例中，冗余的比较器C32 至C34可导致大约10%的功耗开销，但是它们可对信号噪声以及失真比 （SNDR）提供显著的改进，例如2至3dB。冗余的比较器C32至C34可 与子ADC530中的其他31个比较器一样以相同的方式数字校准。

冗余的比较器C32至C34检测错误。冗余的比较器C32至C34具有 负参考-2.5LSB、-1.5LSB和-0.5LSB，它们表示检测0和1之间的值，-1 和-2之间的值和-2和-3之间的值的相对大小。该三个额外的比较器检测禁 区（负的半平面）内的首先的三个等级。在其他实施方式中可检测较大或 较小范围的错误值。

逻辑540中的检测器905接收来自精ADC530的34个比较器的34 位。该34位可表示温度计码。温度计码中的1到0的转变通常认为是顶 部，并且表示温度计码中接近地或最精确地表示采样的输入信号的数字水 平。这些位检测-3和31之间的值（即，顶部）的范围。

逻辑540将检测到的值-3，-2和-1分别映射到值0，1，和2。换句话 说，检测到的错误（在错误或禁止的半平面内检测到的输入信号采样值） 被映射到正确的半平面中的值。具体地，或门906的输入是值0和-1，而 输出被映射到值0。或门907的输入是值1和-2，而输出被映射到值1。 或门908的输入是值2和-3，而输出被映射到值2。此外，当任意一个冗 余的比较器C32至C34检测小于零的数值时，或门909的输入是值-3，-2 和-1，而输出表示错误910。

错误的半个平面中的值的检测表示导致采样的和保持的信号的极性 的错误表示的偏移错误。因此，错误910连同较高位516输入到异或（XOR） 门911。XOR门911的输出是较高位MSB输出912的错误校正版本。考 虑到XOR门911的逻辑，如果存在错误，那么较高位516将会被翻转/反 转并作为MSB输出912输出。图9中所示的错误校正逻辑本质上重建图 8中所示的“死区”区域中的ADC530的传输函数。相应地，该错误校正 可认为是“死区”校正。

为了增加分辨率，减少级的数量和/或在性能、面积和功耗上进行其 他改进，“死区”校正逻辑可应用于任何两步或流水线ADC。能够增加比 较器的数量以改善“死区”的覆盖范围，尽管应当对成本（额外的功率/ 面积）和优势（改善的ENOB）进行分析并且成本和优势在实施方式之间 可以不同。

Ⅴ.错误避免校准

为了在两步折叠ADC和其他拓扑中避免错误和保持低的BER，可在 多点处分布数字偏移校准器。例如如图10中所示，在一些实施方式中， 校准可以在三个分开的位置进行。而且如图11中所示，增强的二进制搜 索算法可用于执行校准。

图10示出具有通过分布的偏移校准进行的错误检测和校正的多步折 叠ADC的示例性实施方式的简化的框图。图10包括两步折叠ADC1000， 其中第一步包括由粗ADC进行的较高位检测，第二步包括由半平面精 ADC进行的较低位检测，ADC1000包括校准开关1005、SHA1010、粗 比较器1020、整流器控制电路1025、粗校准1030、包括PGA1041的整 流器1040、PGA校准1050、精ADC1070、精校准1080和逻辑1090。在 其他实施方式中，ADC1000可包括更多或更少的元件。例如，在一个实 施方式中，PGA1041可包括精PGA，并且在输入处的额外的PGA可包括 粗PGA。两个PGA可独立或非独立地校准。

组件SHA1010、粗比较器1020、整流器控制电路1025、包括PGA1041 的整流器1040、精ADC1070和逻辑1090之间的操作和交互可分别与组 件SHA505、粗比较器515、整流器控制逻辑520、包括PGA626的整流 器525、精ADC530和逻辑540的操作和交互相似（或不同）。

在这个实施方式中，一点不同之处在于SHA1010和1020之间的耦 接。在这个实施方式中，粗比较器1020的输入不是由诸如开关510的重 复的采样提供的。在这个实施方式中，SHA1010被示出为具有第一源极 跟随器1011、第一开关sw1、第一电容c1、第二源极跟随器1012、第二 开关sw2和第二电容c2。第一源极跟随器1011和第二源极跟随器1012 的实施方式参考图6中所示和所讨论地示出。第一源极跟随器1011和第 二源极跟随器1012提供输出信号追踪。第一开关sw1和第二开关sw2可 与第一SHA开关609和第二SHA开关613相似。第一开关sw1和第二开 关sw2与第一电容c1和第二电容c2的操作提供在SHA1010的第一级和 第二级中的采样和保持操作。在这个实施方式中，粗比较器1020的输入 耦接在第一开关sw1和第一电容c1之间。因此，粗比较器1020与SHA1010 的第一采样和保持级并行操作。

通常，在图10中所示的实施方式中，两步折叠ADC1000使用分布 的或多点校准。特别地，在这个实施方式中，数字偏移校准布置在三个特 定的位置：在PGA1040处；在粗比较器1020处以及在精ADC1065处。 校准可布置在精ADC1065的34个比较器的每一个处。校准的点和元件 在实施方式之间可有所不同。校准可以独立或不独立于其他校准。

在由粗校准1030、PGA校准1050和精校准1080进行的校准期间， 校准开关1005闭合，将输入信号1006接地。

粗校准1030包括促校准引擎1031和粗校准DAC1032。粗校准引擎 1031接收较高位1021，应用检测偏移和必要的校正的校准逻辑以及生成 DAC码1033以校准粗比较器1020。粗校准DAC1032将数字DAC码转 换成模拟的粗校准的偏移1034。粗比较器1020接收粗校准的偏移1034， 其校准粗比较器1020的操作。

PGA校准1050包括PGA校准斩波开关1051，PGA校准比较器1052， PGA校准引擎1053和PGA校准DAC1054。

PGA校准斩波开关1051接收作为输入的PGA差分输出1042并生成 差分开关输出1043。在校准过程中，PGA斩波开关1051可以被控制以阻 挡（开路）、通过或反转PGA差分输出1042的极性。

PGA校准比较器1052从PGA差分输出1042接收差分开关输出1043。 比较器输出差分开关输出1043的差异并生成比较的结果1044。

PGA校准引擎1053接收比较的配置1044，应用检测偏移和必要的较 正的校准逻辑，并生成DAC码1045以校准PGA1041。

PGA校准DAC1054将数字DAC码1045转换成模拟PGA校准的偏 移1046。PGA1041接收PGA校准的偏移1046，其校准PGA1041的操作。

精校准1080包括精校准引擎1081和精校准DAC1082。精校准引擎 1081接收来自逻辑1090的输入1091，应用检测偏移和必要的校正的校准 逻辑，并生成DAC码1083以校准精ADC1070中的34个比较器。精校 准DAC1082将数字DAC码1083转换成34个模拟的精校准的偏移 1084-1，1084-2...1084-34。精ADC1070中的34个比较器的每一个分别接 收模拟的精校准的偏移1084-1，1084-2...1084-34中的一个，其校准精ADC 1070中的34个比较器的操作。

在PGA1040处；在粗比较器1020处和在精ADC1065处校准或修正 偏移提供战略利益。PGA1040处修正偏移使得能够修正SHA1010偏移加 上PGA1041的偏移。在粗比较器1020处的修正使得能够修正SHA1010 的偏移加上粗比较器1020的偏移。在精ADC1070处修正偏移（修正精 ADC1070中的每个比较器）校准在精ADC1070中使用的每个比较器的 每个偏移。

通过从精ADC1070中的每个比较器的偏移中去除SHA1010偏移和 PGA1041偏移的校正，ADC1070的尺寸能够减少大约40%，从而实现功 率/面积的显著减少。

粗比较器1020的数字校准使得能够最小化在粗比较器1020和精 ADC1070的输入处的偏移。这减少了ADC1000的传输函数中的“死区”， 从而提供对整个ENOB的改善。

在一些实施方式中的数字偏移校准器可使用增强的二进制搜索算法 来进行，该算法使得能够选择具有最小的量化错误的最佳码。在每一步中 计算到比较器的阈值的距离，所以可保留与最佳值最接近的值。在具有n 步的增强的二进制搜索算法的一个实施方式中、在二进制搜索的n步中每 一步中，校准引擎（例如、1031、1053、1081）生成并应用DAC码（例 如、对1032、1054、1082），接收结果（例如、从1021、1044、1091）， 计算总和（该总和是到比较器的阈值的距离），计算总和与目标或阈值之 间的差异，并将所计算的差异与之前步骤中计算的差异比较。该阈值可以 是，例如32。校准的目的是选择导致结果和目标或者阈值之间的最小差异 的DAC码从而校准所校准的组件。该技术导致选择与校准的元件的“跨 零”阈值最接近的优化值，以防在校准DAC中存在差分非线性（DNL） 或积分非线性（INL）错误。

作为详细的示例，n位的DAC控制最初设置为00000...00。从MSB 开始，对n位中的每一个进行重复操作。在步骤n，位n设置为值1。比 较器的输出相加64次并计算SUM值。如果SUM比阈值32大，那么位n 设置为值1。如果SUM比阈值32小，那么位n设置为值0（零）。SUM （n）-32与SUM（n+1）-32比较。如果SUM（n）-32的绝对值小于SUM （n+1）-32的绝对值，那么存储DAC控制。如果SUM（n）-32的绝对值 大于SUM（n+1）-32的绝对值，那么，保留之前的DAC控制。对于从位 n到位0的每个DAC控制位重复该操作。这保证在校准期间，如果SUM-32 被计算为更接近0，那么将保留DAC的合适的控制值。

虽然通过修正PGA1041和SHA1010的组合的偏移来校准PGA1041 和SHA1010，但是在校准期间，校准环利用PGA校准比较器1052以感 知和放大偏移错误。PGA1041和HA1010的偏移可通过消除PGA校准比 较器1052的偏移和避免额外的校准引擎去校准PGA校准比较器1052的 技术来校准。在一个实施方式中，PGA1041和SHA1010的合并的偏移通 过移除PGA校准比较器1052的偏移的两步程序进行修正。在第一步骤中， PGA校准比较器1052的偏移添加至PGA1041和SHA1010的合并的偏移。 在第二步骤中，从PGA1041和SHA1010的合并的偏移中减去PGA校准 比较器1052的偏移。将在第一步和第二步中获得的结果相加并除以2提 供没有PGA校准比较器1052的偏移的PGA1041和SHA1010的合并的 偏移。PGA校准比较器1052的偏移的极性由PGA校准斩波开关1051的 操作来反转。

由分布的或多点数字偏移校准导致的错误避免允许在低功率和面积 需求的情况下的高速低BER性能。例如，与传统的低BER的10GS/s6位 的ADC比较，所描述的10GS/s6位的ADC的实施方式在相同性能的情 况下消耗少于一半的功率。实施方式能够使得在与传统的6位ADC相同 或相似的功率和面积消耗下从6位分辨率增加到7位分辨率。

校准技术可应用于在各种ADC拓扑中。例如，在没有输入信号整流 的情况下为了改善在流水线拓扑中的较高时钟频率下的ENOB，可应用分 布的多点校准以独立修正偏移。

校准技术可以在实施方式之间有所不同。例如。LSB尺寸可以在实 施方式中有所不同，为诸如功率和面积消耗的各种需求来优化。校准可先 于高速低BER的ADC500的操作发生，或者例如，可在高速低BER的 ADC500的操作期间周期性地发生。校准能够在前台或后台中进行。在一 些实施方式中，高速低BER的ADC500的连续后台校准可在激活之前通 过校准ADC100中的多个高速低BER的ADC500每一个来执行。多个高 速低BER的ADC500的每一个可以在激活和非激活状态之间轮换而保持 每个激活的高速低BER的ADC500的连续操作。轮换到非激活状态的高 速低BER的ADC500可在再激活之前进行校准或再校准。

Ⅵ.示例性方法

实施方式还可在处理或方法中实施。实施方式被描述为以与传统的 ADC相比低的功率和面积需求来实现高速低BER的性能。例如，图11 示出将模拟信号转换成数字信号的示例性实施方式的方法。参考图1至图 10所描述的实施方式和根据本文中描述的技术主题的其他实施方式可根 据方法1100来操作。

用于将模拟信号转换成数字信号的方法1100包括在循环中所示出的 步骤1105到1145。但是，其他实施方式可根据其他方法进行操作。基于 前面对实施方式的讨论，其他配置和操作的实施方式对于本技术领域的技 术人员来说是显而易见的。除非明确指出或者固有需求，否则不需要步骤 的顺序。没有要求一个方法实施方式能够实现图11中所示的所有的步骤。 图11只是多个可能的实施方式中的一个。实施方式可实现更少、更多或 不同的步骤。

方法1100开始于步骤1105。在步骤1105中，采样和保持输入信号。 例如，如图1、5、6和10中所示，输入信号可由SHA105、SHA505或 SHA1010采样和保持。

在步骤1110中，在第一时间，将输入信号的保持采样提供至第一比 较器。例如，如图5、6和10所示，采样在由图7中所示的第一时钟Ф1 所设置的时间通过采样开关510或者第一开关AW1提供至粗比较器515 或粗比较器1020。

在步骤1115中，在第一比较器中，将保持采样与第一阈值比较以确 定较高位。例如，如图5、6和10中所示，粗比较器515或粗比较器1020 将保持采样与阈值比较以生成较高位516或者较高位1021。

在步骤1120中，在第一时间随后的第二时间，将输入信号的保持采 样提供至整流器。例如，如图5、6和10中所示，采样的信号提供至整流 器525或整流器1040。

在步骤1125中，整流器控制信号从较高位确定。例如，如图5、6 和10中所示，整流器控制逻辑520或1025从较高位516确定整流器控制 信号521。

在步骤1130中，根据整流器控制信号将保持采样整流成整流的信号。 例如，如图5、6和10中所示，整流器525或整流器1040根据整流器控 制信号521整流保持采样。

在步骤1135中，在多个第二比较器中，将整流的信号与多个阈值比 较以确定较低位。例如，如图5、6和10中所示，在精或子ADC530或 1070中的多个比较器中，整流的信号526与多个阈值比较以确定较低位 531。

在步骤1140中，在多个第二比较器中，将整流的信号与多个负阈值 比较以确定是否存在整流错误，以及如果由具有负阈值的多个比较器中的 任意一个检测到错误，那么对较高位和较低位中的至少一个中的错误进行 校正。例如，如图9中所示，三个冗余的比较器C32至C34将整流的信 号526与负参考值-2.5LSB、-1.5LSB和-0.5LSB比较。进一步地，逻辑540 中的检测器905中的或门906至909和异或门911检测和校正较高位516 和较低位531中的至少一个中的错误。

在步骤1145中，执行分布的多点校准。例如，如图5和10中所示， 数字偏移DAC545或1032校准粗比较器515或1020，数字偏移DAC550 或1082校准精或子ADC530或1070中的每个比较器，而数字偏移DAC 555或1054校准整流器525或1040中的PGA626或1041。校准可在每一 点或位置处独立或非独立地执行。考虑到粗比较器515或1020在第一路 径中而整流器525或1040在第二路径中，可独立于校准第二路径地校准 第一路径。例如，这可包括独立于校准精ADC530或1070中的多个第二 比较器的偏移地校准粗比较器515或1020的偏移。

在一个或多个点或元件（例如，在每个比较器或PGA中）处的校准 可使用增强的二进制搜索，其包括，在多个增强的二进制搜索的步骤的每 一个步骤中，确定各个元件到达目标或阈值的距离；选择所计算的距离中 最短的距离以校准各个元件的偏移。

校准PGA626或1041，或其他放大器，可能需要校准循环中的比较 器。在方法的一个实施方式中，如参考图9所解释的，校准可包括使放大 器的输入短路，关闭耦接到放大器输出的第一组斩波开关（例如，PGA校 准斩波开关1051）并确定第一偏移值，关闭第二组斩波开关，确定第二偏 移值以及从第一和第二偏移值确定放大器的DAC校准码。

在多个ADC操作方法1100作为多个通道的实施方式中，例如参见 图1中的ADC1至4，方法1100可进一步包括从较高位和较低位恢复数 据并将所恢复的数据与从在模拟信号上的该方法的至少一个其他通道操 作恢复的数据合并。在一些实施方式中，连续的后台校准可通过在激活之 前校准多个ADC（例如图1中的ADC1至4以及可能的额外的ADC）中 的每一个来实施，从而在多个通道的其中一个中执行方法1100。多个ADC 中的每一个在激活和非激活状态之间轮换同时保持在多个通道中的该方 法的连续操作。如果有四个通道，那么多于四个ADC将允许四个通道的 连续操作，同时非激活的ADC在返回到激活状态之前被校准。

Ⅶ.结论

尽管上面描述了多个实施方式，但是应当理解的是，它们只是以示例 而非限制的方式提出。相关技术领域的技术人员应当理解，对这些实施方 式进行的形式和细节上的各种改变并没有偏移本申请的主题的实质和范 围。

现在将描述具有在低功率和面积需求的情况下的具有高速低BER性 能的ADC的DSP接收器的方法、系统和设备。通过解决传统的瓶颈增加 了多路径ADC配置的速度。通过整合校准与错误检测和校正（诸如分布 的偏移校准器和冗余的比较器）改善了ADC的性能。通过使用低BER整 流将功率和面积需求显著减少为近乎传统的高速低BER闪速ADC中的比 较器数量的一半。

实施方式的优势包括在低功率和面积需求的情况下的高速低BER性 能。通过解决传统的瓶颈增加了多路径ADC配置的速度。通过粗比较器 与保持级并行操作以允许比较器在整流之前开始转换周期，消除了比较器 的再生时间的瓶颈并且ADC能够在较高时钟频率下进行操作。通过将校 准与错误检测和校正集成到ADC中（诸如分布的偏移校准器和冗余的比 较器）改善了BER的性能。通过使用整流，功率和面积需求显著减少， 从而将对传统的高速低BER闪速ADC中的比较器数量近乎减半。

实施方式并不限于附图中呈现的功能框、详细示例、步骤、顺序或整 个主题，这就是附图被称作示例性实施方式的原因。装置、设备或机器可 包括任意配置中本文中描述的任何一个或多个特征。方法可包括本文中描 述的采用任何顺序、使用任何模型的任何处理。

如本文中所定义的，装置（即设备）是由35U.S.C.§101所定义的机 械或产品。装置可以是数字的、模拟的或它们的组合。装置可利用任何半 导体工艺或半导体技术实施，包括双极结晶体管（BJT）、异质结双极晶体 管（HBT）、金属氧化物半导体场效应晶体管（MOSFET）、金属半导体场 效应晶体管（MESFET）或其他半导体或晶体管技术装置。这些可选的装 置可要求可选的配置而不是这里所示的实施方式中的配置。

本文中描述的技术，包括方法，可通过硬件（数字和/或模拟）或硬 件和软件和/或固件的组合实施。本文中描述的技术可由一个或多个元件实 施。实施方式可包括计算机程序产品，该计算机程序产品包括存储在计算 机可用的介质上的逻辑（例如，程序代码或软件以及固件的形式），其可 以与其他元件整合或与其他元件分离开。当在一个或多个处理器中执行 时，这样的程序代码使得装置如本文中描述的那样进行操作。实施方式可 以在其中实施的装置可包括存储器，诸如存储器驱动，存储器装置，以及 进一步的各种类型的计算机可读介质。这样的计算机可读介质的示例包 括，但不限制于，硬盘、可移动的磁盘、随机存取存储器（RAM）、只读 存储器（ROM）等。更详细地，这样地计算机可读介质地示例包括，但不 限制于，与硬盘驱动关联的硬盘、可移动磁盘、可移动光盘（例如，CDROM， DVD等）、压缩磁盘、磁带、磁存储装置、MEMS（微机电系统）存储器、 纳米技术存储装置以及诸如闪存卡、数字视频光盘、RAM装置、ROM装 置等的其他装置。这样的计算机可读介质，例如可存储包括计算机可执行 的指令的计算机程序逻辑，例如，程序模块，当被执行时，提供和/或保持 这里参考附图所描述的功能的一个或多个方面，以及任意的和所有的元 件，步骤和其中的功能和/或本文中描述的进一步的实施方式。

本文中描述的和下面所要求保护的主题的适当的解释限于根据35 U.S.C.§101可授予专利权的主题。本专利申请中所描述的和基于本专利 申请所要求保护的主题并不意于以及不包括不被授权的主题。如本文中描 述的和下面所要求保护的，方法是由35U.S.C.§101所定义的过程。如本 文中描述的和下面所要求保护的，每个电路、装置、设备、机械、系统、 计算机、模块、媒介等都是由35U.S.C.§101所定义的机械和/或配置。

虽然只描述了有限数量的实施方式，但是对于本技术领域的技术人员 来说应当理解各种的修改和变化。实施方式仅以示例而非限制的方式呈 现。对于本技术领域的技术人员来说显而易见的是，在不偏离所公开的技 术的范围和实质的情况下，可以进行形式和细节上的各种改变。示例性的 权利要求包括本文中描述的实施方式和特征、修改和改变以及落入所公开 的技术的实质和范围之内的附加的实施方式和特征。因此，所公开的技术 的宽度和范围不应当局限于上述示例性实施方式中的任何一个，而应当仅 仅由权利要求和它的等同物来定义。