一种基于可编程基本逻辑单元的数据移位寄存电路

摘要

本发明公开了一种基于可编程基本逻辑单元的数据移位电路，其包括2n位移位寄存器、n输入查找表和配置信息存储块；所述2n位移位寄存器包括串联的2n个移位寄存器单元，输入数据在该串联的2n个移位寄存器单元中逐位移动；所述n输入查找表被配置成多路选择开关，其根据从配置信息存储模块输入的移位位数m选择输出第m个移位寄存器单元的输出数据；所述配置信息存储模块，用于存储输入数据的移位位数m，其输出与n输入查找表的输出相连。该数据移位电路是在BLE结构上基于复用BLE内部的可配置CSRAM实现，同时只需要一个时钟信号即可以完成移位寄存器功能。

说明书

技术领域

本发明属于电子电路设计领域，具体涉及一种基于可编程基本逻辑单 元的数据移位寄存电路。

背景技术

可编程基本逻辑单元BLE(Basic Logic Element)是FPGA中最小的 逻辑单元，它包含一个n(n≥2)输入的查找表LUT(Lookup Table)、一 个触发器以及进位链和级联链等。由若干个BLE和控制逻辑互连构成 FPGA的基本单元LC(Logic Cluster)。每个BLE包括一个带n输入的查找 表和一个触发器，查找表由可配置的静态存储器(CSRAM)构成的函数 发生器组成，用来快速实现组合逻辑，触发器用来实现时序逻辑。BLE的 输出可以通过触发器寄存输出，也可以旁路直接输出。

BLE作为FPGA内部核心单元模块，具备三种基本工作模式如下：

1、常规模式下，BLE内部带n个输入的查找表可实现任意n输入函 数的逻辑功能，对于更多输入变量的逻辑功能，则须用多个BLE级联对 其进行扩展；

2、运算模式下完成1位全加/全减器；

3、加/减计数模式或者可清零计数模式下完成一位计数。

对于最终BLE工作于哪种基本模式和如何输出，由内部配置CSRAM 和外部控制信号决定。

随着集成电路设计复杂度的不断提高，要求BLE不仅需要实现上述 基本工作模式外，还需要提供分布式数据存储和数据移位寄存操作功能。 目前，国外XILINX、ALTERA等可编程逻辑器件供应商掌握大量的FPGA 开发技术，其中文献[1](Xilinx Corporation，“Virtex II Pro and Virtex II Pro  X Platform FPGAs：Complete Data Sheet”，2005)中XILINX公司提出了 一种具有移位寄存器功能的BLE结构，此外专利申请CN200810038576.1 也提出了一种同时具有分布式数据存储和数据移位寄存操作功能的LE结 构，但上述结构均需要一个产生两相非交叠时钟信号的时序电路。

本发明提出具有移位寄存器功能的BLE结构，该结构基于复用BLE 内部的可配置CSRAM，同时只需要一个时钟信号即可以完成移位寄存器 功能。

发明内容

为解决上述问题，本发明提出了一种基于可编程基本逻辑单元的数据 移位电路，其包括：多个串联的移位寄存器单元，所述移位寄存器单元由 两级串联的带门控开关缓冲器的可编程基本逻辑单元中的静态存储器构 成，其中所述移位寄存器单元的数据输入端为第一级静态存储器的门控开 关缓冲器的输入端；所述移位寄存器单元的数据输出端为第二级静态存储 器的输出，所述移位寄存器单元的时钟端与第一级静态存储器的门控开关 缓冲器的门控开关输入端直接相连，并与第二级静态存储器的门控开关缓 冲器的门控开关输入端通过一反相器相连。

本发明还提出了一种基于可编程基本逻辑单元的数据移位电路，其包 括：2ⁿ位移位寄存器、n输入查找表和配置信息存储块；

所述2ⁿ位移位寄存器包括串联的2ⁿ个移位寄存器单元，输入数据在 该串联的2ⁿ个移位寄存器单元中逐位移动；

所述n输入查找表被配置成多路选择开关，其根据从配置信息存储模 块输入的移位位数m选择输出第m个移位寄存器单元的输出数据；

所述配置信息存储模块，用于存储输入数据的移位位数m，其输出与 n输入查找表的输出相连。

本发明还提出了一种由基于可编程基本逻辑单元的数据移位寄存器 实现的数据移位方法，其中所述数据移位寄存器包括2ⁿ位移位寄存器、n 输入查找表和配置信息存储块；该方法包括：

步骤1：在可编程基本逻辑单元的常规模式下，将n输入查找表配置 成多路选择开关；

步骤2：输入数据串行输入到所述2ⁿ位移位寄存器的数据输入端，所 述2ⁿ位移位寄存器包括串联的2ⁿ个移位寄存器单元，所述输入数据在时 钟脉冲的作用下在所述串联的2ⁿ个移位寄存器单元中逐位移动；

步骤3：所述多路选择开关根据从配置信息存储模块输入的移位信息， 选择第m个所述移位寄存器单元的输出数据，将其作为移位后的数据进行 输出，其中所述移位信息为移位位数m。

本发明提出具有移位寄存器功能的BLE结构，该结构基于复用BLE 内部的可配置CSRAM，同时只需要一个时钟信号即可以完成移位寄存器 功能。

附图说明

图1是可配置的静态存储器CSRAM的内部结构图；

图2是可配置的静态存储器CSRAM的外部逻辑示意图；

图3是本发明中带门控开关缓冲器的可配置的静态存储器CSRAM的 逻辑示意图；

图4是本发明中移位寄存器单元的内部结构示意图；

图5是本发明中移位寄存器单元的外部逻辑示意图；

图6是本发明中基于可编程基本逻辑单元的移位寄存器的结构示意 图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实 施例，并参照附图，对本发明进一步详细说明。

FPGA芯片的可重复配置特性来源于器件内部众多的静态存储器 CSRAM，这些CSRAM单元的内容决定了芯片所要实现的具体逻辑功能 以及用到的输入、输出端口等，相当于对芯片进行了配置。在实现一个具 体的电路时，首先需要确定CSRAM的内容，然后，FPGA才会按照用户 设定的模式工作。FPGA中的CSRAM有多个用途，第一个用途是存储 FPGA的逻辑功能块的配置信息，这些配置信息设定了逻辑功能块的工作 模式及其所要完成的具体任务。第二个用途是存储与FPGA中的布线资源 相关的配置信息，这些配置信息用来确定各个逻辑功能块之间的信号传输 路径。CSRAM的第三个用途是存储与IO相关的配置信息，这些配置信息 将用来确定芯片与片外信号之间的通信等。

本发明公开了一种基于可编程基本逻辑单元BLE的数据移位寄存电 路，其包括：2ⁿ位移位寄存器、n个输入LUT、配置信息存储CSRAM块 等；其中，n个输入LUT在可编程基本逻辑单元BLE的移位寄存器模式 下被配置为MUX2ⁿ×1的多路选择开关功能。

所述2ⁿ位移位寄存器由多个基于可编程基本逻辑单元BLE中的可配 置的静态存储器CSRAM构成。其中，可编程基本逻辑单元BLE通常的 CSRAM的结构如图1所示，该CSRAM包括两个传输门M1、M2、两个 反相器INV1、INV2、两个控制端cs1、cs2和两个双向端口io1、io2，其 第一个双向端口io1经第一个传输门M1后与第一个反相器INV1的输入 和第二个反相器INV2的输出相连，第一个反相器INV1的输出与第二个 传输门M2相连，第二个双向端口io2经第二个传输门M2与第一个反相 器输出INV1和第二个反相器INV2的输入相连，第二个反相器INV2的输 出与第一个传输门M1相连；两个控制端cs1、cs2分别控制传输门M1、 M2是否导通或关闭，当M1和M2均导通时，io1和io2为逻辑反向关系。 图2为该带四个端口的CSRAM的外部逻辑结构示意图，其中io1和io2 均为双向端口，可配置为输入端或输出端；cs1和cs2分别为io1和io2的 控制端。所述可编程基本逻辑单元电路BLE在基本的工作模式即常规模 式、运算模式和加/减计数模式或数据移位寄存模式下工作，不同的工作模 式均需要通过对大量的上述CSRAM进行配置来实现。在数据移位寄存工 作模式下，CSRAM的带控制端的传输门M1、M2配置为导通状态，该导 通状态由与该控制端相连接cs1和cs2的外部CSRAM值决定，即所述配 置信息存储CSRAM块中存储的配置信息决定。

本发明中所述2ⁿ位移位寄存器所使用的CSRAM，是在上述CSRAM 结构的基础上，在输入端增加了一个带门控开关缓冲器BUF，带门控开关 缓冲器BUF的输出端与所述CSRAM的io1相连，如图3所示。

图4为本发明中2ⁿ位移位寄存器所采用的移位寄存器单元的内部结 构，采用图3中的两个带门控开关缓冲器BUF的CSRAM进行串联，时 钟端clk与第一级BUF1的输入端en1直接连接并与第二级BUF2的en2 通过一个反相器进行连接，前一级CSRAM的输出端OUT与后一级BUF2 的输入端IN2相连；在时钟信号的控制下，数据将从第一级带门控开关缓 冲器BUF的CSRAM的D端口即BUF1的输入端IN1输入，第二级带门 控开关缓冲器BUF的CSRAM的输出端口即CSRAM2的输出端口io2为 数据输出Q。图5为图4所描述的移位寄存器单元的外部逻辑结构示意图， 其中D、clk端为均为输入端，Q端为输出端。

图6给出了本发明的移位长度可编程配置的移位寄存器的电路结构示 意图，其中2ⁿ个移位寄存器单元均采用图5所示的电路结构。将2ⁿ个移位 寄存器单元进行串连，具有n个输入端即An、An-1、An-2、...、A2、A1 的LUT在BLE常规模式下被配置为MUX2ⁿ×1的多路选择开关功能，2ⁿ位移位寄存器的输出即Q2ⁿ、...、Q3、Q2、Q1与LUT相连接，通过LUT 的n输入端选择2ⁿ位移位寄存器输出中的一位作为该MUX的OUT输出， 移位寄存器中的数据可以在时钟脉冲作用下依次逐位移动，数据以串行输 入IN端、串行输出到OUT端，可以实现1位至2ⁿ位即可变长度的移位 寄存器操作。移位长度根据由CSRAM块控制的n输入端An、An-1、 An-2、...、A2、A1的二进制值确定，如表1所示，当FPGA芯片进入配 置状态，外部配置信号对CSRAM块进行配置并确定n输入端值，实现移 位长度的选择和数据输出。如表1所示，当An、An-1、An-2、...、A2、 A1配置为全0数值时，实现1位移位操作，选择Q1端作为OUT端输出； 以此类推，该电路可通过配置实现1位至2ⁿ位即可变长度的移位寄存器操 作。

表1LUT配置实现移位寄存器输出选择

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行 了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而 已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。